Tomisemiconductor Engineer

Vt variation과 Vt mismatch에 따른 Parametric 불량에 대해 정리해보겠습니다. 참고한 논문은 아래와 같습니다.

Design and Analysis of a Self-Repairing SRAM

모든 소자의 종류(SVT, LVT, uLVT) 마다 Vt는 정해져 있습니다. 하지만 다양한 공정을 진행하면서 공정 산포로 인해 Vt 산포가 발생하게 됩니다. 그 중 Vt가 중요한 소자는 Flip-Flop 구조를 사용하는 SRAM 또는 Sense amplifier 등이 있습니다. 논문에서는 SRAM의 불량 위주로 설명하였고, 마지막에 제 경험을 기반으로 Sense amplifier에서 불량 사례를 설명하겠습니다. 해당 내용과 비슷한 포스팅을 한 적이 있습니다. 이번 내용과 같이 참고해서 보시면 좋을 것 같습니다.

https://tomisemiconductor.tistory.com/6

1. Vt Variation 종류

Vt 산포(Variation)은 크게 Global Variation과 Local Variation으로 나눌 수 있습니다. Global Variation은 Wafer 내 위치나 Die 간 산포를 의미 합니다. Local Variation은 같은 Die 내에서 바로 옆 소자 간 발생하는 산포를 의미합니다. 이러한 산포는 결국 소자가 Read나 Write하는 동작에 영향을 주고 parametric 불량으로 이어집니다.

2. Vt variation에 의한 불량 매커니즘

Vt Global variation에 의해 특정 Die에서 NMOS Vt가 증가했다라고 가정해보겠습니다. Write 동작 시 NMOS가 1을 0으로 Discharge 되어야 때문에 NMOS Vt는 매우 중요합니다. 빠르게 1을 0으로 바꿔주기 위해서 NMOS Vt는 낮을수록 유리하며 Vt가 높을수록 Write 불량이 발생할 수 있습니다.

아래 그림에서 Global variation만 가정하였을 때 Write 동작에 문제가 없지만 Local Variation을 고려 시 Write 불량이 발생하는 것을 알 수 있습니다. 따라서 Vt 산포를 개선하는 것은 매우 중요합니다.

3. Vt variation에 의한 불량 Case Study

더 다양한 Vt variation에 의한 불량 사례를 알아보겠습니다. Case 1과 2는 Global Variation에 의한 불량이며, Case 3은 Local Variation에 의한 불량입니다.

• Case 1 : Global variation에 의해 N, PMOS Vt가 모두 증가하였을 때, Read와 Write 시 속도가 느려 불량 발생
• Case 2 : Global variation에 의해 NMOS Vt 증가, PMOS Vt 감소하였을 때, Write 안정성이 감소하여 불량 발생
• Case 3 : Local Variation(Vt mismatch)에 의해 같은 NMOS에서도 Vt가 차이가 날 때, 좌측 Latch에서 Read 동작 시 Data가 0에서 1로 Flip되는 불량 발생

특히 이러한 불량은 공급전압이 낮은 상황에서 더 유발됩니다. 그 이유는 Vt 산포에 의한 마진 불량이 공급전압을 낮춤으로 더 가속화되기 때문입니다.

결론 및 의견

SRAM과 비슷하게 소자의 Vt 산포가 중요한 회로 중 Sense Amplifier Flip Flop (SAFF)가 있습니다. D Input에 0을 넣었을 때 /D input에는 1이 들어가게 되고 NMOS가 On되어 /R node의 데이터가 1에서 0으로 바뀌게 됩니다. 이 동작을 안정적으로 만들어주기 위해 CLK보다 일정 시간 느린 DCLK이 들어가게 됩니다.

만약 Local variation에 의해 Vt가 MN5 < MN6인 상황이라면 /S node의 데이터가 1에서 0으로 바뀌게 되고 /R node는 1로 유지됩니다(Stuck). 따라서 Vt mismatch는 Low Vdd에서 회로의 동작 및 Speed 특성에 영향을 주게 됩니다.

개인적으로는 Global Variation보다 Local Variation 개선이 어렵다고 생각됩니다. Global Variation은 공정 산포 개선으로 일정 부분 개선될 수 있습니다. 예를 들어 Edge 영역 Etch 개선, Workfunction Metal 두께 산포 개선 등이 있습니다. 또한 불량도 Wafer 내 특정 부분에서 발생하거나 특정 랏에서 발생하여 분석하기 쉽습니다. 하지만 Local Variation은 주로 랜럼하게 발생하기 때문에 분석 및 공정적으로 제어하기 어렵습니다.

https://semiwiki.com/eda/1191-changing-your-ic-layout-methodology-to-manage-layout-dependent-effects-lde/

또한 최근 소자가 작아지면서 Local Variation 영향이 키지고 있습니다. 그 원인 중 한가지는 소자가 작아지면서 Layout 영향성(LDE)가 커진 것이라고 생각합니다. 아래 그림을 예시로 들면 Ion implant 공정 진행 시 Layout에 의해 Dopant Profile이 차이나게 되고 Local Variation을 유발하게 됩니다. 또한 이전에 포스팅한 Gate Cut 공정도 Local Variation을 유발할 수 있습니다. 자세한 내용은 링크를 확인해주세요.

금일은 IDDQ Testing에 대해 포스팅하겠습니다. 반도체는 수율이라는 양품과 불량을 나누는 기준이 있습니다. 그 기준이 되는 테스트 중 하나가 IDDQ Testing 입니다. 참고한 논문은 아래와 같습니다.

IDDQ Test: Will It Survive the DSM Challenge?

수율은 Wafer 내 전체 칩 수 대비 양품의 비율입니다. 정상 칩으로 판정하기 위해서는 다양한 테스트를 합니다. 이전에 포스팅한 Scan 테스트 또한 정상 칩으로 판정하기 위한 테스트 중 하나 입니다. https://tomisemiconductor.tistory.com/13

IDDQ 테스트 또한 Scan 테스트와 마찬가지로 정상 칩의 판정 기준 중 하나 입니다. 이번 포스팅을 통해 IDDQ 테스트에 대해서 정리하고 Scan 테스트와 비교해보겠습니다.

1. EDS(Electrical Die Sorting) Test 분류

EDS Test, 즉 양품과 불량을 가르는 테스트에는 여러가지가 있습니다. Chip의 동작을 확인하는 Operation Test와 Defect을 검출하는 Test로 나눌 수 있습니다. 세부적인 목적은 아래와 같습니다. 여기서 중요한 점은 다른 테스트는 Pass/Fail로 나눌 수 있지만 IDDQ 테스트는 "측정" 한다는 점 입니다. 예를 들어 Speed 테스트는 요구된 속도에서 동작하지 않으면 Fail 이지만 IDDQ 테스트는 기준에 따라 Pass가 될수도 있고, Fail이 될 수도 있습니다. 

• Function : Input 을 넣었을 때 예상되는 Output이 나오는지 테스트
• Speed : 요구된 속도로 동작할 수 있는지 테스트
• Scan : Flip-Flop과 Logic을 연결하여 Logic 회로를 테스트
• IDDQ : 정상상태에서 회로에 전류가 흐르는 정도를 측정

2. IDDQ Testing

IDDQ Testing은 "정상상태에서 회로에 전류가 흐르는 정도를 측정" 하는 테스트 입니다. 정상상태는 Input이 인가된 후 일정시간이 지나 전류가 안정적인 상태일 때를 의미 합니다. 이 때는 NMOS 혹은 PMOS가 Off 상태이기 때문에 전류가 거의 흐르지 않습니다. 하지만 많은 전류가 흐른다면 회로 내에 Defect이 있을 가능성이 높고 이 원리를 기반으로 IDDQ 테스트가 이루어집니다.

좀 더 자세히 예시를 통해 이야기 해보겠습니다. 정상적인 회로의 경우, Input에 1이 들어왔을 경우, PMOS는 OFF 상태가 되면서 전류가 흐르지 않습니다. 반대의 경우에도 NMOS가 OFF 상태가 되면서 전류가 흐르지 않습니다. 더 정확히 말하면 Subthreshold Leakge(문턱 전압 이하 전류) 만 흐르게 되어 매우 작은 IDDQ 값을 가지게 됩니다. 하지만 불량의 경우, 매우 큰 값의 IDDQ 값을 보이게 됩니다.

3. IDDQ Testing 불량 케이스

IDDQ 테스트에서 Screen되는(불량으로 잡히는) 케이스는 다양하게 있습니다. Metal Line 끼리 Bridge가 발생할수도 있고, Latch up, Punch Through 등 다양한 원인으로 불량이 발생합니다. 그 중에서도 가장 대표적인 ① Bridge Faults ② Line Break Faults에 대해 정리해보겠습니다.

① Bridge Faults : Metal Line 끼리 Bridge가 발생하여 Vdd에서 GND로 가는 Path가 발생하게 됩니다.

② Line Break Faults : Input을 만들어내는 회로의 불량으로 Floating된 Input이 들어올 때 N, PMOS가 모두 켜지게 되면서 Vdd에서 GND로 가는 Path가 발생하게 됩니다.

4. IDDQ Testing 장점과 단점

IDDQ 테스트의 장점은 Power Line을 통해 Vdd와 GRD 사이에 흐르는 이상 전류를 파악하기 때문에 모든 회로를 테스트할 수 있습니다. Power 없이 동작하는 회로는 없기 때문입니다. 논문의 문장을 인용하면 "It offers 100% observability" 라고 되어 있습니다.

또한 동작의 Pass/Fail을 검증하는 것이 아니기 때문에 잠재적 불량인 신뢰성 불량까지 미리 Screen할 수 있습니다. 예를 들어 Defect에 의해 100mA의 IDDQ 전류가 흐르고 이를 Screen하기 위해 100mA을 기준으로 Fail 처리한다고 하고 있다고 가정해봅시다. 하지만 95mA의 IDDQ 전류가 흐르는 Chip이 소비자가 사용하다가 신뢰성 불량이 발생한다면 Screen 조건을 95mA으로 줄여서 신뢰성 불량을 방지할 수 있습니다.

하지만 최근 Transistor 수가 증가하고, Vt가 감소하면서 IDDQ 값이 증가하고 있습니다. 앞에서도 언급하였지만 정상 Chip이라고 해서 IDDQ 값이 0이 되지 않습니다. 그 이유는 Subthreshold Leakage(문턱 전압 이하 전류)는 여전히 흐르고 있기 때문입니다. 따라서 Transistor 수가 증가할수록, Vt가 작아질수록 Subthreshold Leakage의 합인 IDDQ는 커지고 있습니다.

그러다보니 IDDQ의 산포도 커지고 특정 기준을 통해 정상과 불량을 구분하는 것이 어려워졌습니다. IDDQ 기준을 너무 작게 잡으면 정상 Chip이 Fail 처리되면서 Yield Loss가 발생하게 됩니다. 반대로 IDDQ 기준을 너무 크게 잡으면 불량 혹은 신뢰성 불량을 유발할 수 있는 불량 Chip이 Pass 되면서 문제가 발생합니다. 따라서 다양한 설계 시뮬레이션을 통해 적절한 IDDQ 기준을 잡는 것이 중요합니다.

결론 및 의견

본 논문에서는 Defect에 의한 IDDQ 불량의 예시를 볼 수 있었습니다. 하지만 최근 IDDQ에서 Subthreshold Leakage(문턱 전압 이하 전류)의 비중이 커지고 있습니다. 따라서 IDDQ Fail이 Defect 성일지, Leakage에 의한 영향일지 구분하는 것이 중요합니다.

구분하는 방법은 높은 온도와 낮은 온도에서 IDDQ 수준을 비교해보는 방법입니다. 만약 높은 온도와 낮은 온도의 IDDQ 수준이 비슷하다면 Defect에 의해 Bridge 등이 유발되어 발생하는 불량으로 생각해볼 수 있습니다. 하지만 높은 온도에서 더 높은 수준의 IDDQ 값을 가진다면 Tr Leakage성으로 판단할 수 있습니다. 그 이유는 이전 " [논문 Review] 온도에 따른 FinFET, GAAFET 특성 변화 "에서 다루었지만 높은 온도에서 낮은 Vt를 가지기 때문에 Subthreshold Leakage가 높기 때문 입니다.

만약 Subthreshold Leakage성이라면 Wafer 내에 공정 산포로 인해 Leakage가 증가하는 인자를 찾아야합니다. 예를 들어 Wafer Edge 영역에 Gate Length가 작아졌을수도 있고, Doping 산포로 인해 Junction Leakage 증가가 원인일수도 있습니다.

또한, Transistor 수가 증가함에 따라 IDDQ 산포도 함께 증가하여 Fail 기준을 설정하는 것이 어려워졌습니다. 이에 따라 최근에는 FF Corner의 IDDQ 값에 3 Sigma를 더한 기준을 IDDQ Fail 기준으로 삼고 있습니다. FF Corner는 모델 내에서 가장 낮은 Vt를 가지므로 IDDQ 값이 가장 크게 나타납니다. 따라서 FF Corner를 기준으로 3 Sigma를 적용하면 모델 내 정상적인 Chip들을 최대한 살릴 수 있습니다.

금일은 Power Distribution Netword(PDN) 개선을 위한 On-Chip Decouping Capacitor에 대해 얘기해보겠습니다. 이 글을 작성하기 위해서 아래 논문을 참고하였습니다.

전력 무결성을 위한 온 칩 디커플링 커패시터

반도체 Chip은 다양한 Power가 공급됩니다. 이러한 Power는 Metal Line을 따라 Cell에 공급됩니다. 이 때 Metal Line이 너무 길거나 저항이 높은 Metal Line을 사용하면 IR Drop이 발생하게 됩니다. 즉, Power는 Cell이 동작하기 충분한 전압이 인가되었지만 IR Drop으로 인해 Cell이 느끼는 전압은 실제보다 작게 됩니다. 최근 선단노드로 갈수록 Metal Line이 작아지고 저항은 커지면서 IR Drop은 심화되고 설계 단계부터 이를 고려하여 설계해야합니다.

본 논문에서는 IR Drop을 막기 위한 Decoupling Cap에 대해서 정리하였습니다. 그 중에서도 On-Chip Decoupling Cap에 대해서 심도 있게 정리해보았습니다.

1. Decoupling Capacitor 중요성

최근 트랜지스터 밀도가 높아지면서 Switching 시 높은 전류가 발생합니다. 이전 포스팅에서 [CMOS 소비 전력 구분 및 특징]에서 다루었듯이 Switching 시 Signal을 전달하는 Dynamic Current와 N, PMOS가 동시에 열리면서 발생하는 Short Current가 발생합니다. 높은 전류가 발생하기 때문에 옴의 법칙에 의해 IR Drop이 발생합니다.

IR Drop이 발생하지 않고 좋은 전력 전달을 위해서는 높은 정전용량이 필요하고 Decouping Capacitor는 중요한 요소 입니다. Capacitor는 전압 변화를 억제하는 임피던스로 교류회로에서 작용합니다. 따라서 IR Drop으로 인해 갑자기 전압이 떨어지는 것을 방지할 수 있습니다.

2. Decoupling Capacitor 종류

Decouping Capacitor에는 다양한 종류가 있습니다. Board부터 Package, On-Chip Level까지 다양하게 Decoupling Capacitor는 적용될 수 있습니다. 하지만 Board, Package Decap은 경로가 길고 인덕턴스(L)가 커지게 됩니다. 인덕턴스는 전류 변화를 억제하는 임피던스로 교류회로에서 작용합니다. 따라서 전류가 필요한 CMOS에 전류 공급이 늦어지고 응답 시간을 느리게 만듭니다. 

또한 회로 내 인덕턴스와 Cap 성분이 합쳐지면서 공진이 발생할 수 있습니다. 공진이 발생하게 되면 과전압/과전류가 발생하게 될 수 있습니다. 이를 방지하기 위해 Damping resistor를 회로 내 만들어줘야 합니다. 이러한 문제들이 발생하기 때문에 On-Chip Decap은 필수적입니다.

3. On-Chip Decoupling Cap 종류

1) MOSCAP

On-Chip Decoupling Cap에는 다양한 종류가 있습니다. 일반적으로 MOS Decap을 주로 많이 사용합니다. MOSCAP은 MOSFET을 기반으로 Source/Drain을 Body와 같은 전압으로 묶어서 사용합니다. 따라서 MOSFET을 기반으로 하기 때문에 추가적인 공정이 필요 없다는 장점이 있습니다. 하지만 몇가지 단점도 존재합니다.

① MOSCAP은 MOSFET을 기반으로 Source/Drain을 Body와 같은 전압으로 묶어서 사용합니다. 즉, Metal Line 저항 등 당양한 저항성분으로 인해 Quality factor가 작고 Leakage Current가 높습니다. Quality factor가 높다는 것은 손실이 적다는 뜻입니다. 즉, 저항 성분이 존재하면 Quality factor가 감소하게 됩니다.

② MOSCAP의 전압조건에 따라서 Capacitance가 계속 변화합니다. 따라서 Linearity가 높습니다.

2) MIM Capacitor

MOSCAP의 단점을 개선하기 위해 MIM Capacitor를 적용할 수 있습니다. MIM은 Metal Layer 사이에 Metal - Insulator - Metal의 Capacitor를 형성합니다. Linearity, Quality factor 등 많은 면에서 MOSCAP 대비 우수한 특성을 보입니다.

하지만 많은 면적을 차지하게 되고 MIM 소자를 형성하기 위한 추가적인 Mask가 필요한 단점이 있습니다. 따라서 면적을 줄이기 위해 Capacitace Density가 높은 MIM을 만들기 위해 Foundry 사들은 노력하고 있습니다. 논문에서는 Intel을 예시로 14nm에서 22nm 공정 대비 2배 높은 Capacitace 향상을 보였다고 언급하였습니다.

결론 및 의견

기생 Capacitor는 RC Delay를 유발하지만 On-chip Decap과 같이 Chip이나 소자의 동작에 필수적인 Cap도 존재합니다. 이를 위해 MOSCAP, MIM Cap과 같은 다양한 Cap을 사용하고 있습니다. 여기서는 논문에서 언급되지 않은 MOM Cap에 대해서 간략히 소개하겠습니다.

MOM Cap은 Metal-Oxide-Metal의 약자로 Power나 Signal을 공급하기 위한 Metal Line을 Cap으로 활용하는 것입니다. 가장 큰 장점은 추가적인 Mask나 공정이 필요가 없습니다. 또한 Metal 1부터 최근에는 Metal 20까지 많은 Metal이 사용되고 있는데 설계의 필요에 따라 대부분의 Layer를 Cap으로 사용할 수 있어 자유도가 높습니다.

온도에 따른 FinFET, GAAFET 특성 변화에 대해 포스팅해보겠습니다. 제가 참고한 논문은 아래와 같습니다.

Comparison of Temperature Dependent Carrier Transport in FinFET and Gate-All-Around Nanowire FET

1. Introduction

MOSFET을 대신하여 최근 FinFET이 CMOS에서 계속 적용되어왔지만, 반도체가 더욱 미세화될수록 DIBL, Vt Roll-Off, 기생 저항의 문제가 발생하고 있습니다. 이러한 문제를 해결하기 위해 Gate 제어력이 더 높은 GAAFET가 도입되고 있습니다. GAAFET 도입을 통해 Gate 제어력을 높여서 Short Channel Effect을 줄여 더 공격적으로 공정 미세화할 수 있습니다. 하지만 Gate-All-Around 공정 난이도가 높은 점이 아직 걸림돌로 작용하고 있습니다.
또한 동작 온도에 따른 성능 변화를 줄이고 제어하는 것이 중요합니다. 밴드갭, 캐리어 밀도, 이동도, 속도 포화, 임계전압, 누설 전류 등의 전기적 특성들이 온도에 의존하게 됩니다. 따라서 높은 온도에서 성능 저하를 유발할 수 있고 온도에 따른 소자 특성 변화를 이해하는 것이 중요해지고 있습니다.

 
논문에서는 High-k, Replace metal gate(RMG) 공정을 적용한 GAA NW-FET, FinFET을 비교하였습니다. GAA NW FET은 기본적으로 SiGe/Si/SiGe/Si Epitaxy을 형성하고 후속에 SiGe을 제거하는 공정을 통해 Channel을 형성하게 됩니다.

2. 온도에 따른 소자 특성 변화

온도에 따라 소자 특성을 비교하기 전에 특성 곡선을 먼저 살펴보겠습니다. 크게 3가지 특징을 볼 수 있습니다.
 
① 온도가 증가에 따라 Threshold Voltage(Vt)가 감소
② 온도가 증가에 따라 Drain Current(Ids) 감소
③ 온도가 증가에 따라 Drain conductance(Gm) 감소

 
3가지를 더 이해하기 쉽게 정리하면, 온도가 증가면서 Vt는 더 작아지지만 Ids는 증가하게 됩니다. 일반적으로 Drain Current는 Vt가 작아질수록 커지는 경향이 있지만 해당 경향과 반대인 것을 알 수 있습니다. Gm은 Gate에 인가된 전압에 따른 Drain Current의 변화인데 Gm이 작아졌다는 의미는 "Gate에 전압을 높여도(Overdrive) Current가 잘 증가하지 않다는다" 라고 이해할 수 있습니다. 해당 현상은 FinFET, GAAFET 모두 동일하며 원인에 대해 뒤에서 자세히 설명하겠습니다.

(1) Threshold Voltage(Vt)

 
온도에 따라 GAAFET과 FinFET은 -0.44mV/°C 만큼 Vt가 변하게 됩니다. 즉, 온도가 증가할수록 Vt는 감소하게 됩니다. 변하는 원인으로는 온도에 따라 Fermi Potential이 변하기 때문입니다. 쉽게 설명하면 온도가 올라갈수록 전자가 Condunction Band로 올라가면서 Intrinsic Carrier가 증가하게 되고 전체 캐리어 중 도핑에 의한 Carrier가 차지하는 비중이 감소합니다. 따라서 온도가 증가할수록 도핑 농도가 감소하는 것와 유사한 효과가 발생하기 때문에 Fermi Potential이 감소합니다.

* 수식을 통한 해석이 필요하시다면 댓글 부탁드립니다.

 
Fermi Potential 변화에 따라 Vt도 변화하게 됩니다. 이전 Body Effect 포스팅에서도 언급하였듯이, Vt는 아래와 같이 3가지 항목으로 구성되어 있습니다.

① Depletion Charge 형성을 위한 Oxide에 걸리는 Voltage
② Inversion되기 위한 Gate에서 만들어내는 Surface Potentional
③ Flat Band Voltage
 
Fermi Potential에 의해 Vt가 가장 크게 영향 받는 인자는 ① Depletion Charge ② Surface Potential 입니다. 온도가 증가하여 Fermi Level이 감소하는 것을 도핑 농도가 감소한다라는 개념으로 이해해보면, Depletion Charge가 감소하게 됩니다. 또한 Inversion되기 위한 Surface Potential도 감소하기 때문에 Vt는 감소하게 됩니다.
 
논문에서 추가로 Planer vs FinFET을 비교하였는데 FinFET 대비 Planer에서 온도에 따른 Vt 변화가 크다 라고 언급하였습니다 (FinFET: -0.44mV/°C, Planer: -0.7mV/°C). 해당 원인으로 "FinFET은 Channel이 얇기 때문에 Channel이 Fully Depletion되어서 Fermi Potential이 변화하여도 Depletion Charge의 큰 변화가 없다" 라고 설명하고 있습니다. 즉, FinFET은 Fully Depletion되어 ① Depletion Charge 변화가 없기 때문에 Planer 대비 열적 안정성이 높습니다.
 
번외로 "FinFET이 Depletion Cap이 작다"라고 하는 이유도 Channel이 Fully Depletion되기 때문입니다. Depletion Cap은 Si 유전율에 의해 추가적인 Depletion Cap을 만들어내는 능력입니다. Depletion Cap이 매우 작아질 때까지 Depletion 영역은 확장되고 Cap이 너무 작아서 추가적인 Depletion을 만들어내지 못할 때 전압을 Vt라고 합니다.
Planer에서는 Vt 전압이 가해지기 전까지 Depletion 영역이 계속 확장됩니다. 즉, Depletion Cap에 의해 계속적으로 Depletion이 만들어지게 됩니다. 하지만 FinFET은 Fin이기 때문에 Depletion될 수 있는 영역이 작고 Fin이 모두 Depletion되고나면 추가적인 Depletion 영역을 만들 수 없습니다. 즉, 유효 Depletion Cap이 매우 작기 때문에 Depletion 영역이 만들어지지 못한다고 이해할 수 있습니다.
 

(2) Subthreshold swing(SS)

 
Subthreshold swing(SS)은 On/Off 특성을 나타내는 인자 입니다. 온도가 증가함에 따라 일정한 기울기(0.24mV/dec/°C) 로 SS가 증가하게 됩니다. SS는 아래와 같이 근사할 수 있는데 온도에 대해 1차식임을 확인할 수 있습니다. 또한 앞서 얘기했듯이 온도가 변해도 FinFET과 GAAFET은 Fully Depletion되어 있어 Depletion Cap은 일정한 상수로 취급할 수 있습니다. 따라서 온도에 대해서 일정한 기울기로 변화하게 됩니다.

(3) Mobility
 

Mobility는 Coulomb, Phonon, Surface roughness(SR) 등으로 분류할 수 있습니다. 각 항목의 특징을 나열하면 아래와 같습니다. 부가설명을 하면 Coulumb Scattering은 낮은 전계에서 더 영향이 큽니다. 그 이유는 낮은 전계에서는 Ninv (Carrier density)가 적어서 영향을 많이 받고 높은 전계에서는 screening 효과로 영향이 줄어들게 됩니다. 

• Coulomb Scattering
  • 산화막/채널 계면에 존재하는 불순물 도핑 이온이나 산화막 내 전하에 의한 산란
  • 낮은 전계에서는 계면 전하의 영향이 커져 이동도가 감소함
• Phonon Scattering
  • 반도체 내부의 격자 진동(phonon)에 의한 산란
  • 온도가 상승할수록 phonon 수가 증가하여 이동도는 감소
  • 전계에 의한 영향은 상대적으로 작음
• SR (Surface Roughness) Scattering
  • 채널과 산화막 계면의 표면 거칠기에 의한 산란
  • 온도에 따른 이동도 변화는 미미함
  • 높은 전계(강한 Gate Voltage)에서는 채널 전자가 계면에 더 가까이 몰려 SR 산란이 두드러지므로 이동도 감소

이 중 GAAFET과 FinFET의 구조적인 차이로 인해 차이날 수 있는 부분은 SR Scattering 입니다. SR Scattering 효과가 크면 강한 전계(높은 Gate Voltage)에서 Mobility가 감소하게 됩니다. 실제로 Ninv이 적을 때, 즉 ① 약한 전계에서는 FinFET, GAAFET 모두 동일한 온도의존성을 보이게 됩니다. Phonon Scattering이 우세하여 온도 의존성을 가지게 됩니다. 하지만 Ninv가 많을 때, 즉 ② 높은 전계에서 FinFET은 온도 의존성이 감소하게 됩니다. 이 의미는 SR Scattering 효과가 커 Phonon Scattering에 의한 온도 의존성이 감소한다고 해석할 수 있습니다.
 
또한 ③ Ninv 증가에 따라 FinFET의 Mobility가 급격하게 감소하게 됩니다. 위에서 나열한 ①, ②, ③에 근거하여 GAAFET 대비 FinFET에서 SR Scattering 효과가 더 크다라고 얘기할 수 있습니다. 해당 원인으로는 "GAAFET의 Channel은 둥근모양으로 만들어지기 때문에 Surface Roughness가 더 좋다" 라고 논문에서 이야기 하고 있습니다.

결론 및 의견

① 온도가 증가함에 따라 Fermi Potential이 감소하고 Depletion Charge가 감소하면서 Vt가 감소합니다. 하지만 Planer 소자 대비 FinFET 소자는 이미 Fully Depletion되어 있어 Depletion Charge 감소효과가 적고, 그에 따라 온도에 따른 Vt 영향이  작습니다.
② 온도가 증가함에 따라 Subthreshold swing(SS)이 증가하고 Phonon Scattering에 의한 Mobility 저하에 의해 Drain Current와 Drain conductance(Gm)이 감소합니다. 높은 전계에서는 GAAFET 대비 FinFET의 SR Scattering 효과가 더 크기 떄문에 상대적으로 Mobility 저하가 큽니다.
 

온도에 따른 변화가 크기 때문에 설계 시에 이러한 부분들을 고려하여야 합니다. 문헌에서는 소자 관점에서 얘기했지만 Metal 저항도 온도에 따라 변화합니다. 온도가 높아질수록 TCR (Temperature Coefficient of Resistance)에 비례하여 저항은 증가합니다.

금일은 TSV Defect 종류 및 형성 매커니즘을 주제로 작성해보겠습니다. 이 글을 작성하기 위해서 2가지 논문을 참고하였습니다. 

① A study of the mechanisms causing surface defects on sidewalls during Si etching for TSV (through Si via)
② BMD impact on silicon fin defect at TSV bottom

내용이 길어질 수 있어 이번 포스팅에서는 논문 Review에 앞서 TSV와 TSV Etch 공정인 "Bosch Etch"에 대해 설명하겠습니다. Bosch Etch 관련한 정보는 해당 설비를 생산하는 SAMCO 社 튜토리얼을 참고하였습니다.

https://www.samcointl.com/news-events/tutorials/what-is-the-bosch-process/

1. Through Si Via (TSV)

TSV란 기존 와이어를 이용해 칩을 연결하는 대신 칩에 미세한 구멍을 뚫어 상단 칩과 하단 칩을 전극으로 연결하는 미세한 구멍을 뚫어 칩 상하단의 구멍을 전극으로 연결하는 패키징 기술입니다. 칩을 적층해 대용량을 구현하는 기술로, 기존 금선(와이어)을 이용해 칩을 연결하는 와이어 본딩(Wire Bonding) 기술보다 속도와 소비전력을 크게 개선할 수 있는 것이 특징입니다.

TSV 공정은 기본적으로 Fab에서 형성시키게 됩니다. Transistor를 만들고 TSV를 만들어줍니다. ① Si Etch → ② TSV Cu Fil → ③ TSV Cu CMP 등 과정을 통해 TSV를 형성한 뒤 ④ Metal Line 및 Al Pad를 형성시킵니다. 이렇게 만들어진 TSV는 PKG 공정으로 넘어가서 Bump가 형성되고 칩이 적층되게 됩니다.

2. Bosch Etch

(1) Introduction of Bosch Etch

Bosch Etch는 TSV를 형성하기 위한 Etch 공정입니다. Aspect Ratio가 매우 높은 TSV를 형성하기 위해서는 Anisotropic Etch를 진행해야합니다. 따라서 C4F8 Polymer를 통해 측벽을 Passivation하고 SF6 Gas에 Bias를 가해 하부 Polymer를 제거해줍니다. 이후 SF6 Gas를 통해 하부 Si을 Etch해 나갑니다. 해당 Process를 계속 반복하여 TSV는 형성됩니다.

즉, Bosch Etch는 Passivation → Removal → Si Etch를 짧은 시간동안 Cycle로 반복해나가는 공정입니다.

(2) Bosch Etch Gas

해당 반응에 대해 자세히 이야기해보겠습니다. Passivation에 사용되는 C4F8은 Ring 형태이지만 Plasma에 의해 결합이 깨지고 CF2 Polymer가 형성됩니다. 해당 Polymer가 표면에 증착되면서 Passivation 됩니다.

Si Etch에 사용되는 SF6는 Plasma에 의해 SF6 → SF4 + 2F로 해리되고, 해리된 Fluorine은 Si과 반응하여 SiF4 Gas를 만들어 냅니다. 해당 반응을 통해 Si은 Etch 됩니다. 추가로 CF4와 NF3를 쓰지 않는 이유는 CF4는 CF4 → CF3 + F  반응을 통해 해리될 수 있지만 가역적인 반응으로 CF3 + F→ CF4 반응하여 다량의 Fluorine을 만들어내기 어렵습니다. 또한 NF3는 Si 표면을 질화시켜 Etch Rate이 급격하게 감소하게 됩니다.

Bosch Etch를 3단계로 구분해서 진행하는 이유에 대해서 설명하겠습니다. Passivation 해주는 C4F8과 Si Etch하는 SF6가 만나면 Polymer에 [F]이 결합하면서 Passivation이 되지 않습니다. 따라서 Gas switching을 통해 C4F8과 SF6를 분리해주는 과정이 필요합니다. 이번에 소개할 TSV Defect 중에 Gas switching이 원활히 되지 않아 발생한 사례가 있습니다. 후속 논문 Review 시 자세히 설명하도록 하겠습니다.

(3) TSV Profile

앞에서는 Bosch Etch에 사용되는 Gas 및 반응에 대해 알아보았습니다. 이번에는 RF Power에 따른 TSV Profile 변화에 대해 알아보겠습니다. TSV에서는 Profile이 매우 중요합니다. Profile을 조절하는 방법은 앞에서 언급한 Gas의 유량, 설비 내 Parameer (Power, Voltage) 등이 있습니다.

설비 내 Parameter는 가장 대표적으로 RF Power가 있습니다. RF Power는 Voltage와 Current의 곱으로 표현되는데, Voltage를 증가시키면 Ion에 의해 Physical Etch의 비율이 증가하게 되고, Current를 증가시키면 Plasma Density가 증가하면서 Radical에 의한 Chemical Etch 비율이 증가하게 됩니다.

즉, 동일 RF Power에서 각 Parameter를 조절할 시 TSV Profile은 아래와 같이 변화합니다. 따라서 Physical Etch와 Chemical Etch의 비율을 잘 조절하여 원하는 TSV Profile을 만드는 것이 중요합니다.

① 전압을 증가시키면 Physical Etch에 의해 Passivation Polymer가 제거되어 Reverse taper profile 유발

② 전류를 증가시키면 Passivation Polymer가 제대로 제거되지 못해 마스킹되어 Si Grass 불량을 유발하거나 Radical에 의한 Etch Rate이 급격하게 증가하면서 Bowing profile 유발

이번 포스팅은 CMOS 소비 전력에는 어떤 것이 있는지와 각 항목의 특징에 대해 얘기하겠습니다. 논문으로 나와있는 내용은 아니고 "Handbook of Thin Film Deposition (3rd Edition), 2012" 에서 아래 Chapter를 참고하였습니다.

Dynamic power dissipation which charges and discharges capacitative loads

Foundry 기업에서 새로운 제품, 발전된 Tech를 발표할 때 항상 같이 나오는 그래프가 있습니다. 바로 Power와 속도의 상관관계 입니다. 아래는 최근 TSMC N3E 대비 N2 node의 Power 개선을 보여주는 그래프 입니다. 이번 포스팅을 통해 왜 Foundry 기업이 아래 그래프를 통해 제품의 개선 여부를 보여주는지 이해하면 좋을 것 같습니다.

1. CMOS 전력 소모 Type

CMOS의 전력 소모는 크게 3가지로 나눌 수 있습니다. ① Dynamic Power ② Short-circuit ③ Static Power 3가지의 전력소모가 발생합니다. 각 항목에 대해서는 뒤에서 자세히 설명하겠습니다.

① Dynamic Power ② Short-circuit는 Signal이 바뀔 때, 즉 Switching할 때 발생하는 전력소모 입니다.

③ Static Power는 Switching 이외에도 계속해서 발생하는 전력소모 입니다.

(1) Dynamic Power

Dynamic Power는 Signal이 들어왔을 때 충방전(Charge, Discharge) 할 때 소모되는 전력입니다. 충방전을 위해 Switching 시에 전류가 흐르게 되고 전력소모가 발생하게 됩니다. 즉, 충방전을 자주할수록, 공급 전압(Vdd)가 높을수록 전력소모가 커지게 됩니다.

• [충전] Input Signal이 감소하면 PMOS가 켜지고 NMOS가 꺼지게 되면서 공급 전압(Supply Voltage)가 Cap으로 연결되면서 충전됩니다.
• [방전] Input Signal이 증가하면 PMOS가 꺼지고 NMOS가 켜지게 되면서 충전된 Cap이 Ground랑 연결되게 되고 방전됩니다.

즉, 주파수를 증가할수록 소비 전력은 증가하고, 동작 전압(Vdd)가 감소할수록 소비 전력은 감소합니다. 따라서 Device 크기를 감소시키면 동작 전압 감소, 주파수 증가시키면서 성능은 증가, 소비전력은 개선할 수 있습니다. 하지만 주파수의 증가만큼 동작 전압이 감소하지 못한다면 소비 전력은 오히려 증가하게 됩니다.

(2) Short-circuit Power

Short-circuit Power는 NMOS, PMOS가 동시에 켜졌을 때 Vdd에서 Ground로 흐르는 전류에 의한 소비 전력입니다. Input Signal은 Rising, Falling Time이라는 것이 존재합니다. 즉, Switching 시에 N, PMOS가 동시에 켜지는 구간이 발생하고 그 때 Vdd에서 Ground로 전류가 흐르 수 있는 path가 만들어 집니다.

(3) Static Power

이상적으로 CMOS 회로에서는 Static Power는 0이 되어야 합니다. 하지만 문턱 전압 이하에서도 다양한 원인의 Leakage Current로 인해 Static Power는 0이 되지 않습니다. 과거에는 Leakage Current가 작았기 때문에 무시할만한 수준이였지만, 최근에는 소자의 Vt가 감소하면서 Leakage Current가 증가하였고 Dynamic Power 대비 Static Power의 비중이 높아졌습니다.

Leakage Current는 Transistor의 다양한 부분에서 발생됩니다. 가장 대표적으로는 Subthreshold Leakage가 있습니다. 문턱 전압 이하에서도 전류가 흐르게 되며 Vt가 작아질수록 지수함수적으로 증가하는 경향이 있습니다. 따라서 저전력 소자에서는 이를 제어하는 것이 중요합니다.

이외에도 Gate Oxide Tunneling, Punchthrough, PN Junction Leakage, GIDL 등 다양한 Leakage 원인이 존재합니다. 이들은 주로 높은 전기장에 의해 발생하는 Leakage로 저전력 소자에서는 무시할 수 있는 수준입니다. 이번 포스팅에서는 간단히 소개하고 후속 포스팅에서 자세히 다루도록 하겠습니다.

• Subthreshold Leakage : Vt 이하에서 Weak inversion되어 있고 Diffusion Current에 의해 발생하는 누설젼류
• Gate Oxide Tunneling : 높은 전기장에 의해 Gate Oxide를 뚫고 발생하는 누설전류
• GIDL : Gate-induced drain leakage 약자로 S/D Overlap에서 높은 전기장에 의해 발생하는 누설전류
• Punchthrough : Source와 Drain의 공핍층이 만나 발생하는 누설전류
• PN Junction Leakage : PN Junction 발생하여 Minor Carrier에 의한 누설전류

결론 및 의견

이 글의 처음에 던진 질문인 "Foundry 기업이 Speed vs. Power를 통해 제품의 개선 여부를 보여주는지"에 대한 답을 하자면 Power와 Speed는 Trade-off 관계이기 때문입니다. 이러한 Trade-off 관계에서 ①동일한 전력을 사용하였을 때 속도가 높거나, ②동일한 속도에서 전력소모가 적은지가 설계에서 핵심입니다.

Speed vs. Power는 AC 특성입니다. 하지만 AC 특성은 제품의 설계와도 밀접한 연관성이 있기 때문에 공정 자체의 개선을 보기 위해서는 Ion vs. Ioff 라는 DC 특성을 비교하기도 합니다. Ion이 Speed와 대응되며, Ioff가 Power와 대응됩니다. 실제 공정, 소자 엔지니어들은 DC 특성을 통해 제품을 개선하고 관리하고 있습니다.

최근 저전력 소자에 대한 관심이 높습니다. 저전력 소자를 위해 동작 전압(Vdd)를 줄이고, Vt를 감소시켜 성능은 유지하고 있습니다. 하지만 그러면서 Static Power 소모가 증가하게 되었고 그 대안으로 Samsung, TSMC, Intel에서 GAA (Gate-All-Around) 소자 개발 및 양산을 하고 있습니다. 이 글의 처음에 있는 그림에서 TSMC GAA 공정이 적용된 2nm가 3nm 대비 전력 소모에서 높은 개선(~35%)을 보인 이유입니다.

이번 포스팅은 Gate Cut Last 라는 공정과 Gage extension이 주는 효과에 대해 얘기하겠습니다. 제가 참고한 논문은 아래와 같습니다.

Gate-Cut-Last in RMG to Enable Gate Extension Scaling and Parasitic Capacitance Reduction

논문 Review에 앞서 Gate Cut과 Gate 공정의 변화에 대해 설명하겠습니다.

1. Gate Cut

먼저 Gate Cut이란 무엇인지, 왜 필요한지 설명하겠습니다. CMOS는 N, PMOS의 조합으로 이루어져있습니다. 이때 N, PMOS가 같은 Node, 즉 전위를 공유한다면 연결되어 있어야합니다. 하지만 서로 연결되지 않아야 한다면 전기적으로 끊겨있어야 하며 Gate Cut을 진행해주어야 합니다.

SRAM을 예를 들어 보면, 회로가 복잡하지만 색칠한 왼쪽영역만 보았을 때 N1, P1은 같은 Node로 연결되어야하기 때문에 Gate Cut이 필요없습니다. 하지만 Nx1은 Word Line을 통해 Signal을 받기 때문에 Gate Cut이 필요합니다. 쉽게 말하면 연결되지 않아야할 Gate를 끊어주는 것이 Gate Cut 공정입니다. 아래 Layout을 보면 Nx1과 P2 사이에 Gate가 끊겨있는 것을 볼 수 있고 P2와 N2는 게이트가 연결되어 같은 Node를 공유하는 것을 볼 수 있습니다

2. Gate First vs. Gate Last

Gate 공정은 세대에 따라 빠르게 변화하고 있습니다. 가장 큰 변경점으로는 Gate First에서 Gate Last 공정으로 변화한 부분입니다. Gate First 공정의 경우 Metal Gate를 먼저 만들고 Source/Drain 공정이 진행되었습니다. 이때 Source/Drain 공정에서 높은 열이 가해지기 때문에 Gate의 물질이나 Diffusion에 의한 성능 변화가 발생하였습니다.

이를 방지하기 위해 Gate Last 공정이 등장하였습니다. Gate Last 공정은 Poly Si으로 구성된 Dummy Gate를 만들고 Source/Drain 공정을 진행한 후 Metal Gate를 형성하였습니다. 따라서 Metal Gate가 열을 적게 받게 되는 이점이 있습니다. 그러면서 앞서 얘기한 것 처럼 공정 Process가 크게 바뀌었습니다. Source/Drain 전에 Dummy Gate를 형성한다는 점 입니다. 해당 부분을 기억하고 논문 Review를 보시면 좋을 것 같습니다.

1. Gate Cut 공정에 따른 TEM Image 차이

Gate Last 공정에서 Gate Cut 공정을 할 수 있는 구간은 2군데 입니다. Process Flow를 보면 해당 논문에서는 ① Dummy Gate를 형성하고 제거하기 직전에 Gate Cut을 진행한 사례와 ② Metal Gate를 만들고 Gate Cut을 진행한 사례로 나누어서 설명하였습니다.

Gate Cut을 진행하는 Step에 따라서 TEM Image가 차이가 납니다. 가장 큰 차이는 Gate Cut의 측벽에 High-k 물질의 유무입니다. High-k는 Metal Gate를 형성하는 공정에서 Depo되기 때문에 Gate Cut을 그 전에 하였다면 Gate Cut 측벽에 High-k가 Depo되게 됩니다. 하지만 Metal Gate를 형성 후 Gate Cut이 진행된다면 Gate Cut 측벽에 High-k가 없습니다.

2. Gate Extension에 따른 소자 성능 차이

Gate Cut을 언제 하는가에 의한 소자 성능차이는 없습니다. 다만 Gate Cut을 언제하냐에 따라 Gate Extension에 영향을 줄 수 있고 해당 부분이 소자의 성능 차이를 발생시킵니다. 위에 그림에서 (A)라고 되어 있는 부분이 Gate Extension 입니다. Gate Cut을 Metal Gate 형성 후에 하면 Gate Extension을 줄일 수 있습니다. 해당 이유에 대해서는 뒤에서 설명하도록 하겠습니다.

Gate Extension이 길수록 소자 성능은 열화됩니다. 가장 크게 변화하는 것은 ① AC 특성 ② Leakage 입니다. 문헌에서는 Gate Extension이 길어질수록 Gate와 S/D의 Parasitic Cap이 증가하고 Tip to Tip Leakage가 증가다고 적혀있습니다. 쉽게 말하면 소자 동작에 의미 없는 Gate Extension이 Parasitic Cap과 Leakage를 유발할 수 있습니다. 따라서 최근 선단 공정은 Gate Extension을 줄이는 방향으로 발전해나가고 있습니다. 아래 실험 결과는 Gate Extension에 따른 Delay와 Leakage 입니다.

앞서도 얘기했듯이 소자 동작에 의미 없는 Gate Extension이기 때문에 Ieff / Ioff / DIBL / SS 등 DC 특성 달라지지 않습니다. 하지만 한가지 달라지는게 있습니다. 바로 문턱전압, Vt 입니다. Gate Extension이 감소할수록 소자의 Vt가 증가하는 경향이 있습니다. 해당 원인으로 문헌에서는 "Oxygen Ingress" 라고 말하고 있습니다. 

Oxygen Ingress는 Metal Gate로 High-k의 Oxygen이 이동하는 현상을 말합니다. 왜냐하면 Al과 같은 일부 Metal은 Metal Oxide가 자발적으로 되려고 하는 성질이 있습니다. 따라서 High-k의 Oxygen이 Metal로 이동하면서 Vacancy가 생기게 되고 Interface Charge가 증가하면서 Vt가 증가하게 됩니다.

Gate Cut 공정에 따라 가장 큰 차이는 앞서 Gate Cut의 측벽에 High-k 물질의 유무라고 언급하였습니다. Gate Cut을 Metal Gate 후에 하게 되면 측벽에 High-k가 없기 때문에 Metal에 Oxide를 공급할 수 있는 High-k가 감소하게 되고 High-k 내 Defect Density, Interface Charge가 증가하게 됩니다. 따라서 소자의 Vt가 증가하게 됩니다.

3. Gate Cut Last (RMG)로 갈 수 밖에 없는 이유

앞서 얘기했듯이 Gate Extension을 줄일수록 소자 성능은 개선됩니다. 하지만 ① Dummy Gate를 형성하고 제거하기 직전에 Gate Cut을 진행하면 Gate Extension을 줄일 수 없어 ② Metal Gate를 만들고 Gate Cut을 진행하는 공정이 선단 노드에서 적용되고 있습니다. 

① Dummy Gate를 형성하고 제거하기 직전에 Gate Cut을 진행하면 Gate Extension을 줄이면 발생하는 가장 대표적인 Defect은 Poly Residual 입니다. Gate Last 공정은 Dummy Gate → S/D → Dummy Gate Removal(RPG) → Metal Gate (RMG) 순으로 진행되는데 Dummy Gate Removal 공정에서 Gate Extension 영역이 제거 되지 않는 불량이 발생하게 됩니다. 그 이유로는 Gate Extension이 좁아지면서 Dummy Gate인 Poly Si를 제거할 마진이 부족해지기 때문입니다.

따라서 해당 이유로 Metal Gate가 끝나고 Gate Cut을 하는 Gate Cut in RMG 공정이 등장하였고 수율에서 개선을 보였다라고 해당 논문은 얘기하고 있습니다.

결론 및 의견

위에 문헌을 요약하면 결론적으로 " Gate Extension을 줄이기 위해 Gate Cut을 RMG 공정 이후에 진행하여야 한다 " 입니다. 이번 문헌에서는 다루지 않았지만 "애초에 패터닝 하는 Photo 공정에서 Gate를 끊어서 패터닝을하면 안되는가?" 라는 질문을 할수도 있을 것 같습니다. 현재 반도체는 너무 미세화되었고 EUV의 Resolution 이상의 패터닝이 필요합니다. 그러기 위해서 EUV Double Patterning (LELE) 혹은 EUV SADP (Self-Aligned-Double Patterning)을 적용하는 이유입니다. Gate Cut도 단순히 패터닝으로 할 수 있는 수준을 넘었기 때문에 Gate Cut을 따로 하는 공정이 필수적입니다.

수율 관련해서 해당 논문에서는 Metal Gate 형성 후 Gate Cut을 하는 것이 15% 수율 증가 효과를 보았다고 기술되어 있습니다. 하지만 Metal Gate는 TiAlC, TiN, TaN, W 등 다양한 물질로 이루어져있기 때문에 동일한 Etch Rate을 가지기 어렵고 Poly Si 만큼 선택비가 높지 않아서 공정 자체로는 더 난이도가 높을 것으로 예상됩니다. 따라서 해당 공정을 최적화 하는 것이 선단 기술에서는 핵심이 될 것으로 판단됩니다.

이번 포스팅은 Logic 영역을 검사하기 위한 DFT Scan Fault 유형에 대해 정리해보겠습니다. 제가 참고한 자료는 공식 논문은 아니고 VLSI에서 작성된 자료 입니다. 해당 자료 이외에도 다양한 자료들을 참고해서 정리하였습니다.

https://vlsitutorials.com/dft-scan-and-atpg/

Scan Fault 유형에 대해 얘기하기 전, DFT Scan에 대해 간단히 정리해보겠습니다. DFT는 Design For Test의 약자로, 복잡한 Logic 회로를 Input, Output 만으로 검증하기엔 수많은 경우의 수가 있고 Test 시간 및 비용이 늘어납니다. 따라서 DFT 라는 기술은 복잡한 회로를 쉽게 검증하도록 회로를 구성하는 방법입니다.

Scan Mode는 DFT 기법 중 하나로 회로 내부의 플립플롭(FF)들을 하나의 체인(Scan Chain)으로 연결해 테스트를 용이하게 하는 방법입니다. 회로의 중간에 플립플롭을 연결하여 복잡한 회로를 나누어 검증할 수 있고 Test 경우의 수를 줄일 수 있습니다. 하지만 칩의 모든 부분을 100% Cover하여 검증할 수는 없다는 단점이 있습니다. 또한 특정 유형의 결함은 Scan Test로 찾기 어렵거나 불가능할 수도 있습니다. 

특히 Scan Mode는 아날로그 관련 결함은 검출하기 어렵기 때문에 아래에서는 디지털 신호에서 Scan Test로 검출할 수 있는 결함에 대해 설명하도록 하겠습니다. 이외에도 Scan Mode에서는 클럭을 강제로 제어하므로, 실제 칩 동작에서 발생하는 Clock Gating 문제, Reset 문제를 직접 검출하기는 어렵습니다.

1. Stuck - at

Stuck는 " ~에 갇혀 있다 " 라는 뜻을 가지고 있습니다. 즉, Stuck-at은 특정한 지점으로 갇혀 있다는 뜻이고 Scan Fault 에서는 Power Line과 Bride가 발생하여 Input에 관계 없이 고정된 Output이 나오는 현상을 말합니다. 즉, 논리 회로일 경우 논리연산에 맞게 Output이 나와야하는데 항상 고정된 Output이 나온다는 의미 입니다.

또한 그 Output은 Signal Line을 타고 새로운 논리연산의 Input으로 들어가기 때문에 그 연산 또한 잘못된 결과가 나올 것입니다.

2. Stuck - open

Stuck-open은 소자가 Open되어 전류가 흐르지 못하는 상태를 말합니다. 즉, 소자의 Gate에 Vt 이상의 전압이 가해져도 켜지지 않는 현상 입니다.

아래 상황을 예시로 보면 Inverter에서 NMOS는 Stuck-open 상태 입니다. 처음 Input이 0 일 때는 PMOS의 Current로 동작하기 때문에 Output이 1로 정상적인 동작을 하게 됩니다. 이후 Input이 1이 되면 NMOS의 Current로 Pull-Down 시켜 Output이 0이 되어야 하지만 NMOS는 Stuck-open 상태이기 때문에 1로 유지됩니다. 하지만 회로 내 기생 Cap에 의해 짧게 유지되었다가 이후 누설전류로 Voltage는 감소하게 됩니다. 정리하면 Output은 Floating 상태로 기생 Cap에 의존하는 Unknown 상태가 됩니다.

3. Stuck - on

Stuck-on은 소자가 항상 on 상태를 말합니다. 즉 소자의 누설 전류가 매우 커서 Off 상태에도 전류가 흐르고 있는 상황입니다.

아래 상황을 예시로 보면 Inverter에서 NMOS가 Stuck-on 상태 입니다. 처음 Input이 1 일 때는 NMOS가 정상 동작하여 Output이 0으로 나옵니다. 이후 Input을 0으로 바꾸게 되면 정상적일 경우는 NMOS는 꺼지고 PMOS가 켜지면서 PMOS의 Pull-Up으로 인해 Output이 1이 되어야 합니다. 하지만 NMOS가 Stuck-on 상태이기 떄문에 NMOS의 Pull-Up과 PMOS의 Pull-Down이 경합하는 상황이 만들어 집니다.

이 때 [ ① NMOS 전류 > PMOS 전류 ] 라면 Output은 0이 되어 잘못된 연산이 되고, [ ② PMOS 전류 > NMOS 전류 ] 라면 오랜 시간이 지나서 Output이 1이 됩니다.

4. Bridge Fault

앞서 얘기한 Stuck-at은 Power 선과 Signal 선이 Short되는 현상이였습니다. Bridge Faults는 Signal 선 끼리 Short되는 현상으로 Stuck-at과는 다르게 다양한 Case가 발생됩니다.

아래 상황을 예시로 보면 A, B Input이 동일할 경우, Output도 동일하기 때문에 Bridge가 발생하여도 정상 동작하게 됩니다. 하지만 A, B Input이 다를 경우, Output이 다르기 때문에 Stuck-on 상황과 유사하게 서로 다른 Inverter의 N, PMOS가 경합하는 상황이 발생하게 됩니다.

5. Transition Delay Fault

Transition Delay Fault는 정상동작을 하지만 회로가 너무 느려 Clock을 따라가지 못하는 상황을 말합니다. 즉 오랜 시간이 지나면 Output은 정상동작하는 것 처럼 보이지만 설계에서 설정한 Clock 대로 동작은 못하는 상황입니다. 해당 원인은 다양하게 있을 수 있는데 Metal Line에서 저항이나 기생 Cap이 높을 수 있으며 앞서 얘기한 소자의 Stuck-on도 원인이 될 수 있습니다.

결론 및 의견

앞서 설명하였듯이 DFT는 모든 회로를 검사하지 못합니다. 최대한 많은 회로를 검사할 수 있도록 설계하는 것이 능력입니다. 가장 쉽게 검사가 가능한 유형은 Stuck-at 으로, 해당 결함은 Scan에서 검사 후 불량으로 확인되면 불량 위치를 좁힐 수 있고 pFA를 통해 어떤 공정으로 불량이 유발되었는지 확인이 가능합니다.

만약 DFT Scan 설계가 잘 되지 않았다면 ① 수율을 통해 Chip의 정상동작 여부를 파악하기 어렵습니다. 수율을 통해서 Chip 정상을 판단할 수 없다는 건 고객사에게 큰 Risk이며 실제 제품화 되었을 때 정상동작하지 않는다면 더 큰 비용적 손해를 가져오게 됩니다.

② 불량이 발생해도 pFA를 통한 원인 파악이 어렵습니다. pFA를 통한 불량 원인을 찾지 못한다면 초기 수율을 빠르게 개선하여 제품의 성숙도를 올리기 어렵습니다. 아래 그림은 TSMC의 제품별 Defect Density(D0) 입니다. N10, 7, 5 제품 모두 초기 Defect은 높았지만 Mass Production 전 후로 빠르게 개선하는 것을 볼 수 있습니다.

이번 포스팅은 Gate-All-Around (GAA) 구조에서의 Body Effect 및 Subthreshold Swing (SS) 특성에 대해 포스팅해보겠습니다. 제가 참고한 논문은 아래와 같습니다.

Subthreshold Swing in Silicon Gate-All-Around Nanowire and Fully Depleted SOI MOSFETs at Cryogenic Temperature

논문 Review에 앞서서 Body Effect에 대해 얘기해보겠습니다.

Body Effect는 Source와 Body간의 Bias 차이가 때 소자의 Vt가 변하는 현상을 말합니다. 일반적으로 소자의 Source와 Body는 같은 전압으로 묶여있습니다. 하지만 설계적인 필요에 Body Effect를 활용하기 위해 다른 전압을 가할 때가 있습니다.

Body Effect에 의해 Vt가 변하는 이유를 설명하기 앞서, Vt에 대해 설명을 하겠습니다. Vt는 크게 3가지 항목으로 나뉩니다.

① Depletion Charge 형성을 위한 Oxide에 걸리는 Voltage

② Inversion되기 위한 Gate에서 만들어내는 Surface Potentional

③ Flat Band Voltage

우리가 논의할 ①을 간단히 말하면 Gate에서 걸린 전압이 Fixed Charge와 Channel 전하와 대응된다라는 뜻입니다. 좀 더 심도있게 해석하면 Gate에서 걸린 전압이 Depletion Region (Fixed Charge)를 형성하고 Depletion Region이 점점 넓어질수록 Depletion Cap이 감소하여 Fixed Charge를 만드는 것보다 소수 캐리어인 Channel을 형성하는 것이 쉬울 때 Inversion되고, 해당 시점이 Vt가 됩니다.

Body Effect는 ②, ③과는 무관합니다. Gate에서 만들어내는 Surface Potential은 Oxide Cap이나 두께, 기판의 도핑농도와 연관되어 있고, Flat Band Voltage는 Metal와 Body의 Fermi Level 차이이기 때문입니다. 

Body에 (-) Bias가 가해지면 Depletion Region이 증가하여 ① Depletion Charge가 증가하게 되고 따라서 Oxide에 걸리는 Voltage가 증가하면서 Vt가 증가하게 됩니다 (반대의 경우 Vt가 감소).

수식적으로 보면 아래와 같습니다.

저는 Body에 Bias가 가해지는 상황을 가지고 간단히 설명하였는데 Source에 Bias가 가해지는 상황도 동일한 결과를 얻게 됩니다. 다만 해석하는 방법이 달라질 수 있으니 해당 내용은 아래 유투브에 잘 나와있으니 참고하시길 바랍니다.

https://www.youtube.com/watch?app=desktop&v=MCJoHos5ufI

1. Introduction

양자 컴퓨터는 일반 컴퓨터와 다르게 성능을 높이고자 하였습니다. 그러기 위해서 극저온에서 구동을 하고 있고 극저온에서의 MOSFET 특성은 매우 중요합니다. 극저온에서의 MOSFET의 가장 큰 이점은 작은 누설 전류 입니다.

Subthreshold Swing (SS) 는 크게 ① 온도와 ② Body 계수로 이루어져있습니다. Body 계수는 Oxide Cap 대비 Depletion Cap의 비율 입니다. 온도가 높아질수록, Body 계수가 높을수록 SS은 증가 (Leakage 열화) 입니다. 300K의 온도에서 Body Factor가 0이라는 이상적인 상황을 가정 시, SS는 60mV/dec의 값을 가지게 됩니다.

이러한 Body 계수는 Body Effect에도 중요한 인자입니다. Body Effect에 의한 Vt 변화는 Body Bias 및 Body 계수에 비례해서 증가하게 됩니다. 즉 Depletion Cap이 증가할수록 Body Effect이 심화됩니다.

2. Gate-All-Around 와 FDSOI Body Effect / SS 비교

Body Bias에 따른 특성 곡선을 보았을 때, FDSOI는 Bias에 따른 Vt 변화가 확인되지만 GAA 소자의 경우 Vt 변화가 없습니다. 이는 GAA 소자에서 Body 계수가 0이라는 의미이며, 실제 SS도 상온에서 60.45mV/dec로 Body 계수가 0 일 때 이상적인 SS 값인 60과 거의 동일한 값이 확인되었습니다.

GAA에서 Body 계수가 0인 이유는 구조적인 부분에서 확인할 수 있습니다. GAA 구조의 경우, 4면이 모두 Gate로 둘러쌓여 있어 Body가 사실상 없는 형태입니다. 따라서 Body 영역에 Depletion Cap이 거의 발생하지 않습니다. 따라서 자연스럽게 Body 계수가 0에 수렴하게 됩니다.

3. Gate-All-Around 와 FDSOI Temperature 별 특성 곡선 비교

GAA와 FDSOI Temperature 별 특성 곡선을 비교해보면 동일한 3가지 경향을 알 수 있습니다. 온도가 낮을수록,

① Thermal Energy에 의한 Intrinsic Carrier 형성이 적어 초기 Current 가 낮습니다 → Vt 증가

② Thermal Energy에 의한 Intrinsic Carrier 형성이 적어 On/Off Switch 특성이 개선됩니다 → SS 감소

③ Thermal Energy에 의한 격자 진동이 감소하면서 Mobility 증가합니다 → Drain Current 증가

다만 한가지 차이는 GAA 구조에서 SS가 급격하게 상승하는 시점이 있다는 것입니다. 문헌에서는 해당 원인을 Coulomb Blockade 라고 설명하고 있습니다. 쉽게 말하면 Nano Wire는 수nm Scale이기 때문에 Band가 연속적이지 않고 양자화되어 있어 특히 저온에서 전자의 흐름이 원활하지 않는 구간이 발생하게 됩니다. 따라서 SS가 열화되고 이를 Coulomb Blockade로 이해하면 될 것 같습니다.

결론 및 의견

결론적으로 Body Effect는 FinFET, GAA 구조로 오면서 감소하였습니다. 소자적으로는 SS 개선으로 Off Leakage가 감소하여 전력개선에 도움이 되고 있고 설계적으로는 Body Effect이 없기 때문에 Body Effect을 이용한 Vt를 변화시키는 설계를 사용하지 않고 있습니다.

그러면 설계의 자유도가 감소한다고 생각할 수 있지만 MOSFET과 다르게 최근 소자들에서는 Metal Gate와 Dipole을 통해 다양한 Vt를 구현할 수 있기 때문에 설계의 자유도는 오히려 증가하고 있어 해당 부분이 큰 문제가 되진 않을 것 같습니다.

만약 Body Effect이 필요한 설계가 있을 시에는 Body 영역에 Bias를 가하기 보단 Source 영역에 Bias를 가하여 Body Effect을 만들어내는 것이 설계의 자유도를 높인다는 의견도 있으니 참고하시면 될 것 같습니다.

이번 포스팅은 아날로그 회로에서 Deep N Well이라는 공정을 적용하면서의 이점, 공정 소개를 하도록 하겠습니다. 참고한 자료는 아래와 같습니다.

Using Deep N Wells in Analog Design

1. Analog 회로에서 Noise 영향

아래와 같이 기본적인 CMOS의 Schematic 입니다. P Type Si 기판 위에 NMOS가 만들어지고 N Well 위에 PMOS가 만들어지게 됩니다. 이 때 PN Junction에 대부분 Reverse Bias가 가해지지만 작은 Leakage가 Noise를 발생시키게 됩니다.이러한 Noise는 Digital 회로에서는 큰 문제가 되지 않지만 Analog 회로에서는 Noise 마진이 적어 문제가 될 수 있습니다.

Noise를 개선하기 위해 Guard Ring을 적용하는 방법이나 독립적인 Well을 구현하여 전압을 공급받을 수 있지만 Guard Ring은 Surface의 Noise만 개선할 수 있고 NMOS의 경우 Well을 쓰지 않기 때문에 Isolation이 어렵습니다.

2. Deep N Well

이를 개선하기 위해 Deep N Well 이라는 공정을 구현하게 됩니다. NMOS 영역에 높은 Energy의 Ion Implantation을 통해 Deep N Well을 형성하고 주변으로 N Well을 형성하여 VDD를 연결합니다.

이렇게 VDD를 연결함으로 Reverse Bias를 구현하여 Noise를 감소시킬 수 있으며 Guard Ring에서는 불가하였던 Substrate에서 전달되는 Noise또한 개선할 수 있습니다.

결론 및 의견

Deep N Well을 Noise 개선하여 Analog Circuit에서 적용되는 공정입니다. 하지만 Noise 개선 뿐만 아니라 Body Effect 적용하기 위해 사용되기도 합니다.

NMOS의 경우 따로 Well을 형성하지 않기 때문에 독립적인 Bias를 가하기 위해서는 Deep N Well이 필수적입니다. Body에 Bias를 (-) 를 가하면 Vt는 높아지게 됩니다. 따라서 Leakage 개선을 위해 해당 설계 방법을 사용하기도 합니다.

최근에는 Body에 (+) 를 가하여 Vt를 감소시켜 소자의 Current를 증가시키기도 합니다. 하지만 해당 방법은 Junction Leakage가 증가하여 전력 관점에서는 열화되게 됩니다.

MOSFET에서 FinFET, MBCFET으로 소자가 변하면서 Body 영향성이 줄어 해당 설계 방법은 MOSFET 소자에서 보통 사용하고 있습니다.