분류 전체보기28 [논문 Review] 수율(Yield) 예측 모델 오늘은 수율 예측 모델에 대해 정리해보겠습니다. 수율을 정확하게 예측하는 것은 매우 중요한 작업입니다. 특히 고객사를 유치해야 하는 Foundry 기업에서는 수율 데이터를 통해 공정의 성숙도를 어필하는 것이 핵심 전략 중 하나입니다. 고객사 입장에서도 예상 수율을 기반으로 Wafer 주문량을 결정하기 때문에, Foundry 기업은 신뢰할 수 있는 수율 정보를 제공하는 것이 필수입니다. 이 때문에 TSMC와 같은 주요 Foundry 기업들은 세미나 등 공식 발표 자리에서 꾸준히 수율과 관련된 D₀ 데이터를 공개하고 있습니다. 수율을 예측하는 방법에는 다양한 모델이 존재합니다. 이번 포스팅에서는 여러 수율 모델과 각각의 모델이 적절하게 적용되는 사례에 대해 설명하겠습니다. 참고한 논문은 아래와 같습니다.Y.. 2025. 4. 28. [논문 Review] Gate Oxide TDDB 매커니즘 및 신뢰성 평가 High-k/Metal Gate의 도입을 통해 EOT(등가 산화막 두께)를 1nm 이하로 줄이면서도 게이트 누설 전류를 효과적으로 감소시킬 수 있었습니다. 그러나 지속적인 소자 스케일링이 요구되면서 다양한 신뢰성 문제가 발생하고 있습니다. 여기서 ‘신뢰성’이란 소자가 오랜 시간 동안 안정적으로 동작할 수 있는지를 의미하며, 대표적인 신뢰성 이슈로는 NBTI(Negative Bias Temperature Instability), TDDB(Time-Dependent Dielectric Breakdown) 등이 있습니다. 이번에는 다양한 신뢰성 항목 중 "Gate Oxide TDDB"에 대해 정리해보겠습니다. 제가 참고한 논문은 아래와 같습니다.TDDB characteristic and breakdown me.. 2025. 4. 20. [논문 Review] RDF(Random Dopant Fluctuation)에 의한 Vt mismatch 영향성 및 개선 방안 이전 포스팅에서 Vt mismatch가 유발하는 Parametric 불량에 대해 알아보았습니다. 이번에는 근본적으로 Vt mismatch가 왜 발생하는지, 그 중에서도 RDF(Random Dopant Fluctuation)에 대해 알아보겠습니다. https://tomisemiconductor.tistory.com/20 [논문 Review] Vt variation(mismatch)에 따른 Parametric 불량Vt variation과 Vt mismatch에 따른 Parametric 불량에 대해 정리해보겠습니다. 참고한 논문은 아래와 같습니다.Design and Analysis of a Self-Repairing SRAM 모든 소자의 종류(SVT, LVT, uLVT) 마다 Vt는 정해져 있습니다tomise.. 2025. 4. 12. [논문 Review] Vt variation(mismatch)에 따른 Parametric 불량 Vt variation과 Vt mismatch에 따른 Parametric 불량에 대해 정리해보겠습니다. 참고한 논문은 아래와 같습니다.Design and Analysis of a Self-Repairing SRAM 모든 소자의 종류(SVT, LVT, uLVT) 마다 Vt는 정해져 있습니다. 하지만 다양한 공정을 진행하면서 공정 산포로 인해 Vt 산포가 발생하게 됩니다. 그 중 Vt가 중요한 소자는 Flip-Flop 구조를 사용하는 SRAM 또는 Sense amplifier 등이 있습니다. 논문에서는 SRAM의 불량 위주로 설명하였고, 마지막에 제 경험을 기반으로 Sense amplifier에서 불량 사례를 설명하겠습니다. 해당 내용과 비슷한 포스팅을 한 적이 있습니다. 이번 내용과 같이 참고해서 보시면 .. 2025. 4. 5. [논문 Review] IDDQ Testing 금일은 IDDQ Testing에 대해 포스팅하겠습니다. 반도체는 수율이라는 양품과 불량을 나누는 기준이 있습니다. 그 기준이 되는 테스트 중 하나가 IDDQ Testing 입니다. 참고한 논문은 아래와 같습니다.IDDQ Test: Will It Survive the DSM Challenge? 수율은 Wafer 내 전체 칩 수 대비 양품의 비율입니다. 정상 칩으로 판정하기 위해서는 다양한 테스트를 합니다. 이전에 포스팅한 Scan 테스트 또한 정상 칩으로 판정하기 위한 테스트 중 하나 입니다. https://tomisemiconductor.tistory.com/13 [논문 Review] Design For Test (DFT) Scan Fault 유형이번 포스팅은 Logic 영역을 검사하기 위한 DFT Sc.. 2025. 4. 1. [논문 Review] PDN 개선을 위한 On-Chip Decoupling Capacitor 금일은 Power Distribution Netword(PDN) 개선을 위한 On-Chip Decouping Capacitor에 대해 얘기해보겠습니다. 이 글을 작성하기 위해서 아래 논문을 참고하였습니다.전력 무결성을 위한 온 칩 디커플링 커패시터 반도체 Chip은 다양한 Power가 공급됩니다. 이러한 Power는 Metal Line을 따라 Cell에 공급됩니다. 이 때 Metal Line이 너무 길거나 저항이 높은 Metal Line을 사용하면 IR Drop이 발생하게 됩니다. 즉, Power는 Cell이 동작하기 충분한 전압이 인가되었지만 IR Drop으로 인해 Cell이 느끼는 전압은 실제보다 작게 됩니다. 최근 선단노드로 갈수록 Metal Line이 작아지고 저항은 커지면서 IR Drop은 심화.. 2025. 3. 30. 이전 1 2 3 4 5 다음
