[논문 Review] Gate to S/D Overlap Capacitance 영향

이번 포스팅은 Gate와 Source/Drain 간 Overlap Capacitance에 관련된 내용입니다. 참고한 문헌은 아래와 같습니다.

Effect of Gate Overlap and Source/Drain Doping Gradient on 10nm CMOS Performance

 

최근 Nano-Scale로 소자가 줄어들면서 Short Channel Effect(SCE)을 줄이는 것이 매우 중요해졌습니다. Gate와 S/D이 겹치는 구간이 많아지면 On Current는 증가하지만 Miller Capacitance는 열화됩니다. Gate와 S/D이 멀어지면 SCE는 개선되지만 저항이 증가하여 On Current는 감소합니다. 이러한 Trade-Off 관계 특성을 개선한다면 Nano-Scale에서 SCE를 개선할 수 있습니다.

그림 1. Design of a 10nm nMOSFET

1. DC Characteristics

아래와 같이 Gate와 S/D이 Underlap될수록 SCE 개선에 의해 Vt 증가(=Ioff 감소)하는 것을 볼 수 있습니다. 하지만 Vt 증가,  Rch 열화로 On Current는 감소하였습니다.

S/D의 Doping 농도 산포가 열화될 경우(Dopant Diffusion이 심할 경우), Ioff 대비 Ion이 감소하게 됩니다. 해당 원인은 논문에 나와있지 않지만 Impurity scattering에 의한 Mobility 저하로 예상됩니다.

그림 2. S/D Overlap, 산포에 의한 DC Characteristics

2. AC Characteristics

Overlap에 의한 AC 특성은 크게 Intrinsic, Loaded Delay로 나눌 수 있습니다. 두 경우에서 Delay 특성이 약간 달라지긴 하지만 결론적으로는 Underlap, Overlap이 심화되면 Delay는 증가합니다.

 

① Intrinsic Delay

Inverter에서 Metal Line에 의한 Cap이 없을 때의 경우 (MOSFET만의 Cap만 존재), Overlap 시 Cov 열화, Underlap 시 Rch 열화로 Delay Time 증가합니다.

 

② Loaded Delay

Inverter에서 Metal Line에 의한 Cap이 있을 때의 경우, Cap에 의해 Intrinsic의 경우보다 기본적으로 Delay Time이 길게 됩니다. 이 부분은 당연할 수 있지만 특이한 점은 Overlap 1nm일 경우 Delay Time이 가장 짧습니다. 해당 원인으로 Load가 걸려 있을 때, Rch 감소에 의한 On Current 증가가 더 중요하다고 기술하고 있습니다.

그림 3. S/D Overlap에 의한 Delay Time

 

동일 Overlap을 가지고 있을 때, Source/Drain의 Doping 산포가 열화될수록 Delay Time은 증가하게 됩니다. 해당 원인은 위에서 언급된 것 처럼 DC 특성의 열화(Mobility 저하에 따른 Rch 증가)와 Overlap Capacitance 증가가 원인으로 예상됩니다. 산포가 열화될수록 Overlap에 따른 Delay Time 민감도가 감소하는 것 또한 Rch, Overlap Capacitance 민감도가 감소하였기 때문으로 예상됩니다.

그림 4. S/D 산포에 따른 Delay Time