안녕하세요. 저는 성균관대 산학협력단에서 진행하는 "반도체 설계 재직자 과정" 수업을 수강하였습니다. 재직자 과정은 회사 고용보험에 등록되어 있는 인원들에 한해서 신청이 가능하며, 재직자라는 점을 고려하여 매주 토요일에 수업이 진행되었습니다. 점심 제공 및 주차도 가능하여 교육 수강에 불편함이 전혀 없었습니다. 간단한 교육 정보들은 아래와 같습니다.
- 강의 일정 : 24.10.19 ~ 24.12.21 (10주), 매주 토요일 10시-17시
- 강의 내용
- 반도체 디자인 룰 및 DRC 검증 (4주)
- 반도체 소자 구조, 동작 및 특성 (3주)
- 반도체 회로설계 (3주)
- 수료 기준 : 전체 출석률 80% 이상
- 위치 : 판교 경기스타트업 캠퍼스 / 분당 킨스타워
해당 과정에는 다양한 직무의 재직자가 수강하였습니다. 10주간 수업을 들어보았을 때 해당 강의는 반도체 공정 관련 직무에서 업무하는 사람에게 더 의미가 있을 거 같습니다. 회로 설계 업무를 기존에 하시는 분은 해당 과정이 쉬울 수 있습니다. 하지만 공정 관련 업무를 하시던 분들은 공정 이전의 업무에 대해 알기 어려운데, 해당 강의를 통해 반도체 공정으로 오기 전, 설계 단계에서 진행하는 업무들에 대해 이해할 수 있을 것 같습니다.
아쉬운 점은 강의의 구성 중 마지막 강의인 "반도체 회로설계"였습니다. 앞선 강의는 Cadence 툴 실습을 기반으로 하였기 때문에 처음 보는 내용이지만 천천히 따라갈 수 있었습니다. 하지만 마지막 "반도체 회로설계" 과목은 공정 및 소자 업무를 하시는 분들은 따라가기가 어려웠던거 같습니다. 그럼에도 불구하고 해당 강의를 통해 많은 것을 배울 수 있었고, 강의해주시는 교수님들의 수준도 높아 직무 및 현업에서 있는 이슈에 대해 조언을 구하시는 분들도 계셨습니다.
고민 중인 분이 계신다면 강력 추천드립니다!!
각 강의에 대해 간단히 요약해보겠습니다. "반도체 디자인 룰 및 DRC 검증" 강의에서는 회로를 설계한 뒤, 이를 실제 반도체 공정에 적용하기 위한 디자인 과정을 학습하였습니다. Design Rule에 대해 이해한 후, Cadence 툴을 활용하여 회로를 설계하고, DRC(Design Rule Check) 검증을 통해 공정 규칙 위반 여부를 확인하는 과정을 실습하였습니다. Design Rule이란 반도체 회로를 실제 공정으로 옮길 때 필수적인 규칙입니다. 이 규칙을 기반으로 디자인하게 되며, 디자인한 회로가 규칙에 위배되었는지 확인하는 과정을 DRC 검증이라고 합니다. 그리고 마지막으로 디자인 된 공정과 실제 회로가 동일한지 확인하는 LVS (Layout vs. Schematic) 과정까지 실습하였습니다. 주요 내용은 다음과 같습니다.
1. Design Rule의 이해 : Design Rule은 반도체 공정에서 반드시 따라야 하는 설계 규칙으로 Space, Width, Overlap, Enclosure 등의 항목으로 구성됩니다. 각 공정 및 Mask Layer마다 이 항목들에 대한 구체적인 규칙이 정해져 있습니다.
2. 인버터 Schematic 설계 및 시뮬레이션 : NMOS에 비해 PMOS의 전류가 작기 때문에, PMOS의 Width를 변수로 설정하여 인버터 시뮬레이션을 수행하였습니다. 이를 통해 적절한 PMOS Width를 도출하였습니다(~2배).
3. DRC/LVS 검증 실습 : 시뮬레이션 결과를 바탕으로 선정한 PMOS Width로 Layout을 설계한 후, DRC 검증을 통해 Design Rule을 충족하는지 확인하였습니다. 그리고 Layout과 Schematic이 일치하는지 확인하는 LVS 과정까지 실습하였습니다.
"반도체 소자 구조, 동작 및 특성" 강의에서는 기본 MOSFET 구조부터 소자 특성, 다양한 디지털 회로에 대해 학습하였습니다. 또한 Inverter 이외에도 NAND, NOR 회로를 설계해보았습니다. 이 중 공정 엔지니어가 알면 좋을 개념을 정리해보았습니다.
1. NAND 게이트는 PMOS가 병렬, NMOS가 직렬로 연결되어 있으며, NOR 게이트는 PMOS가 직렬, NMOS가 병렬로 연결되어 있습니다. 일반적으로 PMOS가 NMOS보다 동작 속도가 느리기 때문에, 회로의 전체 속도에 PMOS의 연결 구조가 큰 영향을 줍니다. PMOS가 직렬로 연결되어있을 경우, PMOS가 모두 켜져야 출력이 "1"이 될 수 있기 때문에 상대적으로 속도가 느립니다. 따라서 NOR 게이트의 경우, NAND 게이트 대비 더 느리게 동작합니다.
2. 정전기(ESD)와 같은 높은 전압으로부터 소자를 보호하기 위해 제너 다이오드가 활용됩니다. 이 제너 다이오드는 도핑 농도를 조절하여 Breakdown Voltage를 설계할 수 있으며, 소자의 안정성을 확보하는 데 중요한 역할을 합니다.
3. Latch-up 현상을 방지하기 위해서는 Layout 상에서 Body를 충분히 가까이에서 접지해주는 것이 중요합니다. 이를 위해 N tap 영역에 대한 Design Rule이 정해져 있으며, 해당 규칙을 준수하지 않으면 Latch-up에 의해 소자의 안정성이 떨어질 수 있습니다.
4. 스페이서는 절연 물질로서 처음에는 LDD(Lightly Doped Drain) 구조 형성을 위해 사용되기 시작했습니다. 하지만 동작 전압도 낮아지면서, 채널 전계가 줄어들어 HCI(Hot Carrier Injection) 문제 발생 가능성도 줄어들게 되었습니다. 그 결과 예전처럼 스페이서가 강력한 역할을 하지는 않지만, 여전히 중요한 공정 요소로 남아 있습니다.
실제 해당 강의에서 배운 내용이 실무에서 활용되었습니다. 제가 맡은 제품의 NOR 회로의 Delay가 증가하였고, 해당 원인을 파악하던 중 NAND 회로의 Delay는 상대적으로 변화가 적었다는 사실을 추가로 알게 되었습니다. 이를 통해 "혹시 PMOS 소자 성능이 저하된게 아닐까?"라는 생각을 하게 되었고 실제로 PMOS의 전류가 감소하였다는 사실을 확인하였습니다. 수업에서 배웠던 지식을 그대로 실무에 활용할 수 있었습니다.
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