이번 포스팅은 Gate와 Source/Drain 간 Overlap Capacitance에 관련된 내용입니다. 참고한 문헌은 아래와 같습니다.
Effect of Gate Overlap and Source/Drain Doping Gradient on 10nm CMOS Performance
최근 Nano-Scale로 소자가 줄어들면서 Short Channel Effect(SCE)을 줄이는 것이 매우 중요해졌습니다. Gate와 S/D이 겹치는 구간이 많아지면 On Current는 증가하지만 Miller Capacitance는 열화됩니다. Gate와 S/D이 멀어지면 SCE는 개선되지만 저항이 증가하여 On Current는 감소합니다. 이러한 Trade-Off 관계 특성을 개선한다면 Nano-Scale에서 SCE를 개선할 수 있습니다.
그림 1. Design of a 10nm nMOSFET
1. DC Characteristics
아래와 같이 Gate와 S/D이 Underlap될수록 SCE 개선에 의해 Vt 증가(=Ioff 감소)하는 것을 볼 수 있습니다. 하지만 Vt 증가, Rch 열화로 On Current는 감소하였습니다.
S/D의 Doping 농도 산포가 열화될 경우(Dopant Diffusion이 심할 경우), Ioff 대비 Ion이 감소하게 됩니다. 해당 원인은 논문에 나와있지 않지만 Impurity scattering에 의한 Mobility 저하로 예상됩니다.
그림 2. S/D Overlap, 산포에 의한 DC Characteristics
2. ACCharacteristics
Overlap에 의한 AC 특성은 크게 Intrinsic, Loaded Delay로 나눌 수 있습니다. 두 경우에서 Delay 특성이 약간 달라지긴 하지만 결론적으로는 Underlap, Overlap이 심화되면 Delay는 증가합니다.
① Intrinsic Delay
Inverter에서 Metal Line에 의한 Cap이 없을 때의 경우 (MOSFET만의 Cap만 존재), Overlap 시 Cov 열화, Underlap 시 Rch 열화로 Delay Time 증가합니다.
② Loaded Delay
Inverter에서 Metal Line에 의한 Cap이 있을 때의 경우, Cap에 의해 Intrinsic의 경우보다 기본적으로Delay Time이 길게 됩니다. 이 부분은 당연할 수 있지만 특이한 점은 Overlap 1nm일 경우 Delay Time이 가장 짧습니다. 해당 원인으로 Load가 걸려 있을 때, Rch 감소에 의한 On Current 증가가 더 중요하다고 기술하고 있습니다.
그림 3. S/D Overlap에 의한 Delay Time
동일 Overlap을 가지고 있을 때, Source/Drain의 Doping 산포가 열화될수록 Delay Time은 증가하게 됩니다. 해당 원인은 위에서 언급된 것 처럼 DC 특성의 열화(Mobility 저하에 따른 Rch 증가)와 Overlap Capacitance 증가가 원인으로 예상됩니다. 산포가 열화될수록 Overlap에 따른 Delay Time 민감도가 감소하는 것 또한 Rch, Overlap Capacitance 민감도가 감소하였기 때문으로 예상됩니다.
이번 포스팅은 SDB, DDB에 관련한 내용입니다. 공정을 하시는 분들이라면 SDB, DDB에 관련된 내용을 많이 들어보셨을 거 같습니다. 참고한 논문은 아래와 같습니다.
Single and Double Diffusion Breaks in 14nm FinFET and Beyond
해당 문헌에서는 SDB, DDB에 따른 LDE(Layout Dependent Effect)와 Tech가 고도화되면서 해당 공정에 대한 변화를 설명하고 있습니다. 먼저 간단하게 LDE의 개념과 SDB, DDB에 대해 설명하고 논문 Review를 진행하겠습니다.
1. Layout Dependent Effect (LDE)
Layout Dependent Effect는 반도체 소자의 배치나 형상이 소자의 동작 특성에 미치는 영향을 설명합니다. 이는 소자의 설계가 일정 영역에 집중되거나 특정 구조로 배열되면, 전기적 성능이나 신뢰성에 영향을 줄 수 있다는 것을 의미합니다. 예를 들어, 트랜지스터의 채널 길이나 소자 간의 간격 등이 소자의 동작에 중요한 역할을 하며, 이를 설계 단계에서 고려하지 않으면 소자의 성능이 저하될 수 있습니다.
LDE는 다양한 형태 및 종류로 나타납니다. 가장 대표적으로 Short Channel Effect (SCE)가 있습니다. Gate Length에 따라서 성능과 특성이 달라지기 때문에 LDE로 분류할 수 있습니다. 이외에도 Latch-up도 LDE와 연관되어 있습니다. 만약 Body Bias가 가해지는 Tab 영역이 멀리 있다면 IR Drop에 따라 Latch-up이 유발될 수 있습니다. 이런 LDE를 개선하기 위해서는 먼저 Design Rule에 추가하여 설계부터 LDE를 고려한 설계가 필요합니다.
그림 1. Latch-up 모식도
2. Single, Double Diffusion Break (SDB, DDB)
Diffusion Break는 인접한 소스와 드레인 사이에 트렌치를 형성해 트랜지스터를 분리하는 기술입니다. Cell과 Cell을 Isolation 시키기 위해, Tr과 Tr을 분리하기 위해 필요합니다. 기존에는 두 개의 더미 게이트 사이를 분리하는 Double Diffusion Break(DDB)가 일반적으로 사용되었습니다. 하지만 삼성 14nm 공정에서 하나의 Dummy Gate 만을 분리하는 SDB(Single Diffusion Break)를 도입했습니다. 이를 통해 Chip 면적을 감소시킬 수 있었습니다.
그림 2. SDB, DDB Layout 비교
SDB, DDB 또한 Layout Dependent Effect을 유발하는 공정 중 하나이며 Tech 고도화가 되면서 불량 개선을 위해 공정 또한 변해가고 있습니다. 크게 LDE와 공정 변화 순으로 Review 하도록 하겠습니다.
1. Introduction
SDB와 DDB는 CMOS 소자 간, Cell 간 Isolation 시키는 공정입니다. SDB와 DDB의 차이는 Isolation 시키는 면적의 차이입니다. DDB는 1CPP의 Length로 Isolation 시키고 양 끝에 Dummy Poly가 형성되게 되며, SDB는 1 Gate Length 만큼 Isolation 시키고 그 위에 Dummy Poly가 형성되게 됩니다.
그림 3. SDB, DDB Scheme, TEM Image
2. SDB, DDB Layout Dependent Effect
SDB와 DDB는 LDE를 유발하는 Layout 중 하나입니다. 가장 주요하게 변하는 인자는 DDB와 Transistor 간의 거리에 따른 Channel Stress, Strain 변화입니다. 해당 문헌에서는 DDB와 가까운 3개의 Tr의 Channel Strain을 분석하였습니다.
그림 4. DDB 인접 Transistor Scheme
해당 실험에서 N, PMOS 모두 DDB(STI)와 거리가 가까울수록 작은 Elastic Stiffness를 가지게 되어 Channel Strain이 감소하였습니다. 멀어질수록 Strain은 증가하게 되고 LOD3 부터 Saturation되는 양상을 보이게 됩니다.
Channel Strain의 변화는 Drain Current로 이어지게 됩니다. DDB와 거리가 가까울소록 Drain Current는 감소하는 경향을 보이게 됩니다. 즉 SDB, DDB와의 거리에 따라 Tr 특성이 달라지는 LDE가 발생합니다.
그림 5. DDB와 Tr 거리에 따른 Channel Strain, Current 변화
3. SDB, DDB 발전 방향
기존에는 DDB를 적용하였지만 FinFET에서 Die 면적을 줄이기 위해 SDB를 많이 적용하고 있습니다. 하지만 SDB 적용에 따라 Mis-align 관련한 불량이 많이 발생하고 있습니다. Gate와 SDB간 간격이 일정하지 않으면 Source/Drain 형성 시 제대로 형성되지 못하여 EPI Volume이 감소하는 불량이 발생하고 있습니다. 또한 Contact 형성 시 충분한 Contact Area를 만들 수 없어 저항이 증가하게 됩니다.
그림 6. SDB 불량 Case
해당 불량을 개선하기 위해 Self-aligned SDB라는 공정이 도입됩니다. 기존 SDB는 Fin 형성 이후 진행되었다면 SA-SDB는 Gate를 형성하고 SDB가 진행됩니다. 즉 기존에는 SDB Photo 공정 진행 시 Align을 맞출 구조가 없었지만, Gate를 형성하고 진행하는 SA-SDB는 Gate라는 Align 기준점이 생기게되어 Overlay가 개선되게 됩니다.
그림 7. SA-SDB Process Flow
결론 및 의견
논문에서는 DDB와 거리가 가까울수록 Stress가 감소하는 LDE에 대해 기술하였습니다. 하지만 DDB에 어떤 물질을 채우는지, 어떤 공정을 쓰는지에 따라 Stress가 증가하는 LDE가 발생할 수 있습니다. 따라서 이 논문을 통해 얻어갈 수 있는 것은 SDB, DDB에 따른 LDE 발생이라고 생각됩니다.
Chip이 작아지면서 SDB에서 SA-SDB로 변화하고 있습니다. SA-SDB로 변화하면서 수율은 개선될 수 있지만 여전히 Layout Dependent Effect는 남아있습니다. 이를 개선하기 위해 나온 컨셉은 Electric SDB 입니다. Vdd를 공급하는 Power Line을 PMOS Gate에 연결하고, Vss를 공급하는 Power Line을 NMOS Gate에 연결하면 Transistor가 Off 상태로 유지됩니다. 물리적으로 Breakdown을 해주지 않기 때문에 LDE에서 벗어날 수 있습니다.
하지만 Transistor가 Off 상태라고 해도 미세전류는 흐르기 때문에 leakage나 Breakdown Voltage 측면에서 열화가 있습니다. 따라서 이러한 부분들을 고려해서 Physical / Electric SDB를 소자에 적용해야 합니다.
이번 포스팅에서는 SiGe Channel 적용에 따른 다양한 변화에 대해 Review 하려고 합니다. 다양한 논문을 참고 했지만 대표적으로는 아래 논문을 참고 하였습니다.
PMOS Hole Mobility Enhancement Through SiGe Conductive Channel and Highly Compressive ILD-SINx Stressing Layer
해당 문헌에서는 SiGe Channel 적용에 따른 PMOS 소자의 Mobility, On current 등 다양한 변화에 대해 얘기하고 있습니다. 또한 추가적으로 참고한 논문에서는 PMOS Vt 변화에 대해 얘기하고 있습니다. 논문 Title에서 알 수 있듯이 SiGe Channel은 주로 PMOS에서 적용되고 있습니다.
1. Band Diagram
Si의 Bandgap은 1.12eV, 전자친화도는 4.1eV 입니다. SiGe은 ~1.0eV 수준의 Bandgap과 3.8eV 수준의 전자친화도를 가지고 있습니다. Si 대비 전자친화도가 0.3eV 낮기 때문에 PMOSSiGe Channel에서 ① 동일 Metal을 기준으로 보았을 때는 Vt는 낮아지며 ② 동일한 Vt를 만들어내기 위해 Metal의 Workfunction이 0.3eV 낮아질 수 있습니다. 추가적으로 SiGe 내에 Ge 농도가 높아질수록 전자친화도를 줄일 수 있습니다.
그림 1. Si, SiGe Channel Band diagram
위와 같은 이유로 Si Channel 기준으로 NMOS Metal Workfunction은 4.1~4.3eV, PMOS Metal Workfunction은 4.7~4.9eV 수준입니다. 만약 PMOS에 SiGe Channel을 적용한다면 PMOSMetal Workfunction은 4.4~4.6eV으로 낮아질 수 있습니다. 즉, 적절한 Vt를 만들어내기 위해 필요한 NMetal과 PMetal의 Workfunction 차이가 줄어들 수 있습니다. 이는 High-k & Metal Gate 공정에서 Gate Rs를 줄일 수 있는 중요한 부분입니다. 마지막 문단에 해당 이유에 대해 기술하였습니다.
그림 2. Channel 별 Workfunction Target
2. Stress Engineering
Hole에 Compressive Stress가 인가되면 Effective Mass가 감소하면서 Mobility가 증가합니다. 따라서 SiGe Channel 및 Compressive CESL에 의해 PMOS Mobility 및 Ion Current가 개선됩니다. 하지만 Interface Trap 및 Roughness가 열화되기 때문에 이를 개선하기 위해 얇은 Si Cap이 필수적입니다.
과거 대비 CPP(Contact Poly Pitch)와 같은 Dimesion이 감소하면서 두꺼운 CESL을 적용하기 어려워져(10nm 이하), 최근에는 Compressive CESL은 사라지는 추세입니다.
그림 3. SiGe Channel TEM Image, Mobility
해당 문헌에서는 9A Si Cap + SiGe Channel / 24A Si Cap + SiGe Channel을 비교하였습니다. 9A Si Cap 적용 시 Ion Current는 개선되지만 Bandgap이 작기 때문에 Leakage가 증가합니다. 24A Si Cap 적용 시 Leakage는 개선되지만 SiGe Channel이 매립되면서 Ion Current가 열화됩니다.
결론 및 의견
Poly Gate를 사용할 때는 Doping농도를 통해 조절이 가능하나 High-k & Metal Gate 기술에서는 Metal Gate의 Workfunction으로 조절하게 됩니다. NMOS는 Low Workfunction Metal을, PMOS는 High Workfunction Metal이 적합하게 됩니다. 이를 조절하는 방법은 Metal의 두께입니다. 대표적으로 TiN의 두께 차이를 통해 N, PMOS의 Workfunction 차이를 형성하고 있습니다. 일반적으로 TiN 두께를 증가시켜 Workfunction을 증가시킬 수 있습니다. 공정 진행은 아래와 같습니다. 해당 공정을 반복하면서 Multi Vt를 구현할 수 있습니다.
N, PMOS TiN Depo → Photo (PMOS Close) → Etch (TiN Removal)
그림 4. Metal Gate Process Flow
NMOS, PMOS 의 Gate 두께 차이는 초기에는 문제가 없었지만 MOSFET → FinFET → MBCFET(GAA)로 구조 변화 및 Gate Length가 줄어들면서 문제가 발생하고 있습니다. 먼저 두께를 무한정 높일 수 없습니다. GAA 구조에서는 TiN 두께를 높이는 것이 매우 제한적입니다. 또한 Gate Length 감소에 따라 TiN 두께가 두꺼울수록 Gate 저항(Rs)가 열화되게 됩니다. 따라서 SiGe Channel을 통해 PMOS의 TiN 두께를 감소시킬 수 있다면 구조에서 오는 문제를 해결할 수 있고 Gate Rs를 개선할 수 있습니다.
그림 5. SiGe Channel 적용에 따른 Gate 모식도
추가적으로 Electron 대비 Hole의 Mobility가 3배 정도 높기 때문에 N, PMOS의 Balance가 중요한 CMOS에서 PMOS의 Width를 증가시키고 있습니다. 하지만 Chip 면적에서 손해가 크기 때문에 Source, Drain 및 Channel에 SiGe을 적용하는 Stress Engineering을 통해 PMOS에 전류를 높여 Chip 면적을 줄일 수 있습니다.
다만 SiGe Channel을 형성하기 위해 Fin 혹은 Active를 형성하는 Process에서 PMOS 영역에 대해 Etch 및 SiGe EPI Growth 하는 과정이 추가됩니다. 공정이 추가되기 때문에 산포가 열화되기 때문에 공정 제어가 필수적입니다.
MOSFET에는 원치 않은 다양한 기생 Cap (Parasitic Capacitance)이 발생하게 됩니다. Para. Cap은 의도치 않게 전하를 모을 수 있는 모든 부분을 얘기합니다. 유일하게 의도하여 전하를 모으는 것은 MOS 구조 내 Oxide 입니다. 이러한 Para. Cap은 Vt 변화, AC 및 DC 특성 저하 등 다양한 변화를 야기합니다. 그 중 Gate와 Source/Drain, Body 내에서 발생하는 Para. Cap을 정리해보고 예상되는 소자 변화 및 개선 방안에 대해서 얘기해보겠습니다.
그림 1. MOSFET Parasitic Capacitance
1. Overlap Capacitance
Source/Drain Implantation 후 Dopant가 Random Diffusion 하면서 Gate 아래 위치하게 됩니다. 이러한 산포는 Gate와 Oxide 사이에서 기생 Cap을 형성하게 됩니다.
Overlap Cap은 RC Delay 및 DIBL 관점에서는 열화를 유발하지만 Channel Length를 줄여 Rch, 저전력 소자의 Vt 관점에서는 개선되는 방향입니다.
이러한 Trade Off 관계가 있기 때문에 소자별 특성을 잘 파악할 필요가 있으며 추가적인 정보가 필요하시다면 아래 Overlap Cap 관련하여 Review한 논문을 참고 부탁드립니다.
NMOS 기준으로 P-type Body와 n+ Doping된 Source/Drain이 접합됩니다. PN 접합이 발생하기 때문에 Depletion Region이 발생하게 됩니다. 이 Depletion 영역은 전하를 모으게 되고 Cap으로 작용합니다.
이 때 C= εA / W 로 W는 Depletion 영역의 두께 입니다. W는 도핑 농도가 높을수록 감소합니다. 즉, Source/Drain의 도핑 농도, Body의 도핑 농도가 높을수록 Junction Cap은 증가합니다.
그림 2. Junction Capacitance 형성
3. Depletion Capacitance
Channel을 형성하기 위해 Inversion 상태를 만들어야합니다. 그러기 위해서는 Depletion 상태를 지나가야 합니다. Depletion 영역이 Body에 만들어지면 Para. Cap으로 작용하게 됩니다. Junction Capacitance과 동일하게 도핑농도에 영향을 받지만 차이점은 한쪽만 도핑되어있는 Case이기 때문에 Body 도핑 농도에만 의존합니다. 즉, Body의 도핑 농도가 높을수록 Junction Cap은 증가합니다.
4. Interface Trap Charge(Qit) Capacitance
그림 3. Oxide Charge 형성
Interface Trap Charge(Qit)는 Si과 Oxide 내에 결함으로 발생합니다. Si Bulk의 경우 최외각 전자들이 주변 Si와 결합하면서 Band를 형성하지만 표면의 Si은 결합할 원자가 없어 Bandgap 내에 Defect으로 남아있게 됩니다. Si이 Inversion되면 Interface Trap Site에 전자(혹은 정공)이 채워지면서 Interface Trap Charge가 증가하고 Vt는 Slow하게 변합니다.전하가 발생하면 이는 전하를 축적하는 Capacitance로 작용하게 됩니다.
그림 4. Interface Trap Charge 형성 과정
따라서 이러한 Interface Trap을 줄이기 위해 Si atom Density가 작은 면의 Wafer를 사용하게 됩니다. (111) 방위 대비 (100)의 Si atom Density가 작아 Interface Trap이 감소하여 소자 동작이 안정적입니다. 다만 화학적 활성도가 낮아 반응속도가 느립니다.
이번 포스팅에서는 PBTI/NBTI에 따른 SRAM Vmin(최소 동작 전압) 변화에 대한 논문에 대해 Review 하겠습니다. 해당 문헌에서는 SRAM의 PBTI/NBTI에 따른 Vmin 변화에 대해 얘기하고 있습니다.논문 Review에 앞서 배경이 되는 몇가지를 설명하겠습니다.
Impacts of NBTI/PBTI on SRAM Vmin and Design Techniques for SRAM Vmin Improvement
1. Bias Temperature Instability(BTI)
BTI는 Bias Temperature Instability로 Temperature, Bias Stress를 가하여 Vth 변화에 관련된 신뢰성 항목입니다. NMOS에 해당되는 Positive BTI(PBTI), PMOS에 해당되는 Negative BTI(NBTI)로 나눌 수 있습니다. 다만 PBTI 대비 PMOS의 NBTI 열화가 더 크기 때문에 NBTI 신뢰성을 주로 평가하고 있습니다.
모델링에 대해서는 다양한 내용이 있지만 대표적인 모델링으로,
PMOS에 Temperature와 Bias를 가하였을 때, Hydrongen Passivation(Si3-H)이 열 및 전기장에 의해 약해지고 Hole은 공유결합에 Capture되어 (+) Interface Charge가 형성됩니다. 그로 인해 PMOS Vt는 Slow(증가)하는 방향으로 변화합니다.
그 이외에도 Interface trap 발생으로 Mobility 감소에 의한 Idsat 감소, Interface Charge Cap 발생에 의한 SS 열화가 추가적으로 발생합니다.
그림 1. Hole Trap Charge 생성 과정
이후 Stress(Bias, Temperature)를 가하지 않으면 Hydrogen은 재결합하여 Vt가 원래대로 돌아오는 Recovery 과정을 가지게 됩니다. 따라서 DC Bias가 인가될 경우 Recovery 없이 Stress에 의해 Vt가 증가하며, AC Bias가 인가될 경우 Stress → Recovery 과정을 반복하게 됩니다.
그림 2. NBTI 과정그림 3. Stress 지속 시간에 따른 Vt 변화
2. Static Random-Access Memory(SRAM)
SRAM은 1bit가 6개의 Transistor로 구성된 메모리입니다. DRAM처럼 Capacitor에 전하를 저장하는 것이 아닌, latching 회로 (flip-flop)을 사용하여 데이터를 저장하게 됩니다. 따라서 읽고 쓰는 속도가 빨라 캐시 메모리로 많이 사용됩니다.
다만 1bit을 만들어내기 위해 6개의 트랜지스터가 필요하기 때문에 면적 측면에서 손실이 큽니다. 또한 1bit 내에 Tr 특성 산포가 있으면 안정적인 동작이 어렵습니다.
그림 4. SRAM Layout
최근 저전력 소자의 중요성이 높아지면 동작하기 위한 최소 전압인 Vmin이 중요해졌습니다. SRAM의 Vmin은 설계 이외에 안정성이 매우 중요하고 이를 잘 고려해서 디자인 하는 것이 필요합니다. PBTI, NBTI는 SRAM 소자의 안정성을 깨는 Noise이며 이는 Vmin 열화로 이어집니다. 아래에서 각 동작 원인와 PBTI, NBTI에 의한 열화에 대해 정리하였습니다.
1. Read Operation
Read 동작 시 Wordline에 Vdd 걸리고 Bitline은Pre-charged 되어있습니다.만약 "0"을 읽는다면 Pre-charged된Bitline이 방전되게 됩니다. 이 때 방전된 전하량을 Sense Amp라는 소자에서 증폭시켜 읽게 됩니다.
전류는 Bit Line에서 방전되어 Pass Gate(PG)를 지나고 Pull Down(PD)을 지나 빠져나가게 됩니다. 이때 Bit Line에서 유입되는 전류로 인해 "0"으로 Wirte된 Node의 전위가 소폭 증가했다가 PD를 통해 빠져나가면서 감소하게됩니다. 결론적으로 NMOS인 PG, PD의 전류의 세기가 크다면(=Vt가 작다) Read 속도가 빠릅니다.
그림 4. SRAM Read Operation
하지만 PG에서 유입된 전류가 PD로 잘 빠져나가지 못한다면 "0"의 전위가 증가하여 연결된 반대편 Inverter의 PD가 열리게 되어 전류가 빠져나가게 됩니다. 그러면서 "1"의 전위가 "0"으로 Data가 Filp되는 상황이 발생됩니다. 이를 Read Fail이라고 부르며 "Read Static Noise Margin이 작다"라고 얘기합니다. 이러한 Stabiliy 관련 항목은 아래와 같습니다.
① PG 대비 PD의 Current가 높아야 "0"이 저장되어 있는 Inverter에서 전위가 잘 유지됩니다 (→ Beta Ratio).
② PU 대비 PD의 Current가 높다면 "1"이 저장되어 있는 Inverter에서 전위가 잘 빠져나가게 됩니다 (→ Alpha Ratio).
위에 둘은 각 Inverter의 Stablity에 관련된 항목입니다. SRAM의 RSNM은 소자 간 Trade-Off 관계를 가지고 있기 때문에 결론적으로 PDK를 기반으로 최적화를 통해 설계하는 것이 중요합니다.참고로 반도체 제조공정 상 PG와 PD는 동일한 공정으로 진행되기 때문에 Process Variation이 없다면 일반적으로는 동일한 Vt를 가지게 됩니다.
BTI 발생 시, 위의 그림에서 "0"이 저장된 Inverter의 경우 PBTI를 받고 있으며, "1"이 저장된 Inverter의 경우 NBTI를 받고 있습니다. 위의 Case들을 기반으로 BTI 영향성을 해석해보면 PBTI로 인해 PD의 Vt가 증가하여 Read Delay가 발생하며 RSNM이 감소합니다. NBTI로 인해서는 RSNM이 감소합니다.
2. Write Operation
Write 동작 시 Wordline에Vdd걸리고Bitline은 Write할 데이터가 들어가 있습니다. Write Margin이 좋으려면 아래를 만족해야합니다. 다만 ①의 경우 위의 Read SNM에서 Beta Ratio와 반대되는 개념이라 Gamma Ratio를 높이는 것이 중요합니다.
① PD 대비 PG의 Current가 높아야 "0"이 저장되어 있는 Inverter에서 "1"로 Write가 잘된다.
② PU 대비 PG의 Current가 높다면 "1"이 저장되어 있는 Inverter에서 "0"으로 Write 잘된다 (→ Gamma Ratio).
그림 5. SRAM Write Operation그림 6. SRAM Write Margin
Gamma Ratio가 높을수록(=PU Vt 높음, PG Vt 낮음) "1"의 전위가 빠르게 감소하고 반대편 Inverter에 Positive Feedback을 주게되어 Data가 쓰이게 됩니다. BTI 발생 시, NBTI로 인해 PU의 Vt가 증가하고 Write Margin이 증가합니다.
3. Vmin(최소 동작 전압)
결론적으로 BTI로 인해 Read Delay 증가, RSNM이 감소하기 때문에 Vdd 증가를 통해 Delay를 보상해주어야 합니다. Vdd가 증가하면 모든 전류의 세기가 증가하므로 Read Delay를 개선할 수 있습니다. 하지만 그만큼 전력소모가 커지기 때문에 저전력을 요구하는 최근 Trend에 맞지 않습니다. 따라서 H2, D2 Anneal과 같은 공정 적용으로 BTI 개선을 통해 이를 예방하여야합니다.
그림 7. Vdd 증가에 따른 Read Delay 개선
결론 및 의견
해당 논문은 SRAM 동작 원리에 기반하여 BTI에 의한 SRAM 성능 변화에 대해 기술하고 있습니다. SRAM 소자는 Inverter 2개가 연속적으로 Feedback하며 전위를 유지하는 메모리로, 소자간 Vt 및 Current의 최적화가 중요합니다. 따라서 SNM과 Vmin의 그래프를 그리면 포물선 형태가 만들어 집니다. Device Corner를 고려하였을 때 FS → SF로 가면 PU가 Fast해지면서 RSNM에서는 개선을 가져올 수 있지만 Write Margin은 감소합니다.
그림 8. Device Corner에 따른 Vmin, RSNM 변화
Vmin을 개선하기 위해서는 Vt를 감소시켜 모든 소자를 Fast하게 만들 수도 있지만 Off Current 증가의 단점이 있습니다. 따라서 ① Vt Mismatch를 개선하여 Cell 내 산포를 개선하거나 ② Vt는 유지한 상태에서 성능을 개선시킨다면 Vmin을 개선할 수 있습니다.
그림 9. Vmin 개선 방법
* 논문의 리뷰는 저의 주관적인 해석과 오역이 있을 수 있습니다. 댓글을 통해 피드백 남겨주시면 감사하겠습니다.
이번 포스팅에서는 FinFET Scaling에 따른 소자 특성 변화에 대한 논문에 대해 Review 하겠습니다.
① Physical Scaling Limits of FinFET Structure: A Simulation Study ② The Effect of Fin Structure in 5 nm FinFET Technology
FinFET 구조적 변화에 따라 크게 3가지 인자 변화에 대해 서술하고 있습니다.
논문 Review에 앞서 배경이 되는 몇가지를 설명하겠습니다.
1. 문턱 전압 Vt
Minority carrier에 의해 inversion layer가 형성되는 순간의 Gate 전압을 말합니다. 해당 내용을 수식으로 나타내면 아래와 같습니다.
저는 Vt를 Depletion Region을 만들기 위한 전압으로 생각합니다. 따라서 도핑농도가 높으면 Depletion Region을 만들기 위해 필요한 포텐셜이 더 높습니다. 이외에도 Flat Band Voltage, Oxide Charge 등 다양한 인자들이 있지만 다음번에 다루도록 하겠습니다.
Vt와 밀접한 관계가 있는 것 중 하나는 Surface Potential (φ_surface) 입니다. Gate에 전압을 가하더라도 모든 전압이 Si Sub로 가지 않습니다. Oxide와 Si Sub에 나눠지게 되는데 Si Sub에 걸리는 에너지를 Surface Potential이라고 합니다. 즉, Surface Potential이 실질적으로 Channel을 형성하는 에너지입니다.
Gate 제어가 잘 된다는 의미는 가해진 Gate Voltage이 Surface Potential로 잘 전달된다는 의미로, Cox/Cdep에 비례합니다.즉 좋은 Gate 제어력을 가진 소자를 구현하기 위해서는 Depletion Cap(+Para. Cap)은 감소시켜야 하며 Oxide Cap은 증가시켜야 합니다. 그러기 위해 최근 소자들은 아래와 같이 변화하고 있습니다.
①도핑 농도 감소(Cdep ↓) ② High-k Oxide 적용(Cox ↑) ③ FinFET, GAA 구조로의 변화(Cdep ↓, Cox ↑)
그림 1. NMOS Band Diagram
2. Drian Induced Barrier Lowering (DIBL)
Drain에 전압을 가하면 Source로부터 Drain으로 Carrier가 넘어가기 위한 장벽이 낮아져 Vt가 낮아지는 현상을 말합니다. Vt Roll-Off와 비슷한 의미인데 미묘한 차이가 있습니다. Vt Roll-Off는 Drain 전압이 가해지기 전 MOS 구조에서 Gate Length Modulation으로 인해 Vt가 감소하는 현상이며, DIBL은 Drain 전압이 가해졌을 때 Vt가 감소하는 현상입니다.
그림 2. Gate Length Modulation
DIBL에 영향을 미치는 요소는 ① Gate 제어력 ② 기판 도핑 농도 ③ Channel Length ④S/D Junction Depth 크게 4가지입니다.
① Gate 제어력이 좋다는 것은 앞선 설명과 같이 Gate에 전압이 Surface Potential로 잘 전달된다는 의미로 Drain 전압에 영향받지 않고 Surface Potential을 유지할 수 있습니다. Oxide Thickness 감소하면 DIBL은 개선됩니다.
② 기판 도핑 농도가 낮을수록 공핍층이 커져 Channel에 영향을 미치게 됩니다. 따라서 기판 농도를 높일수록 공핍층 두께를 감소시켜 Channel에 영향을 줄일 수 있습니다.
이때 모순이 발생합니다. 기판 도핑 농도가 높을수록 공핍층 두께가 감소하여 DIBL을 개선할 수 있지만, Depletion Cap이 증가하여 Gate 제어력이 감소하게 되어 DIBL이 열화 됩니다. 따라서 최적점을 찾는 것이 중요하며 최근에는 FinFET 소자를 적용하고 기판 도핑 농도를 낮게 사용하여 Mobility를 높이고 DIBL을 개선하고 있습니다.
그림 3. DIBL Band Diagram, Characteristic Curve
④S/D Junction Depth가 깊어지면 Junction Cap이 증가하면서 Gate 제어력이 감소하면서 DIBL이 열화됩니다. 다만 FinFET에서는 S/D를 EPI 성장시키게되는데 Junction Depth가 깊어지면 더 크게 성장시킬 수 있어 Contact 면적 증가로 저항 감소, Stress Engineering을 통한 Hole Moblity 증가 시킬 수 있습니다.
3. Subthreshold Swing (SS)
문턱전압 이하에서 Drain Current를 10배 향상하기 위한 Gate 전압을 의미합니다. 작을수록 작은 Gate 전압으로 Drain Current를 10배 향상할 수 있으며 이는 곧 On/Off 특성이 좋다고 말할 수 있습니다.
Subthreshold Swing은 아래와 같이 표현되며 Gate 제어력이 좋을수록 개선됩니다. 또한 온도가 낮으면 낮을수록 진성 캐리어(Intrinsic Carrier)가 거의 형성되지 않아 SS가 개선됩니다.
과거에는 300K에서 이론적으로 60mV를 줄일 수 있는 한계로 보았지만 최근 60mV 이하 소자를 구현한 문헌도 많이 나오고 있습니다.
FinFET은 크게 Length, Width, Height로 구조를 구분할 수 있습니다. 해당 구조적 변화에 따른 소자의 특성 변화에 대해 정리해보겠습니다.
그림4. FinFET 구조
1. Gate Length 영향
Gate Length가 감소할수록 Vt 감소, DIBL 증가, SS 증가 경향을 보입니다.
[ Vt ] : Gate Length가 감소할수록 Source, Drain 인접부의 Depletion Region으로 인해 구조적인 채널 길이 대비 유효채널이 짧아지는 효과(Gate Length Modulation, Vt Roll-Off) → Vt 감소
[ DIBL, SS ] : Gate Length가 감소할수록 Drain Potential이 Channel에 미치는 영향 증가 → DIBL, SS 열화
그림 5. Gate Length 감소에 따른 Vt, DIBL, SS 변화
2. Fin Width, Height 영향
Fin Width, Height 증가할수록 Vt 감소, DIBL 증가, SS 증가 경향을 보입니다.
[ Vt ]: Fin Width, Height 증가할수록 QuantumConfinement에 의해 Vt 감소
[ DIBL, SS ]: Fin Width, Height 증가할수록 S/D Junction (Depletion) Cap 증가로 Gate Control 능력 감소 → DIBL, SS 열화
그림 6. Fin Width 증가에 따른 Vt, DIBL, SS 변화그림 7. Fin Height 증가에 따른 Vt, DIBL, SS 변화
Quantum Confinement Effect는 번역하면 양자 구속 효과로 Fin Width 또는 Fin Height가 매우 작아지면, 전자들이 좁은 공간 내에 구속되며 양자 구속 효과가 발생합니다. 그 결과, 채널에서 전자가 차지할 수 있는 에너지 상태가 제한됩니다.
쉽게 말하면 Fin Width 또는 Fin Height가 매우 작아지면 Bulk 상태가 아니기 때문에, Sub-band Splitting이 발생하여 Band Gap이 증가하게 됩니다.
정리하면 [ Band Gap 증가 → 고유 캐리어(Intrinsic) 감소 → Doping에 의한 Fermi Level 변화 증가 → Vt 증가 ]의 매커니즘을 가지게 됩니다. 자세한 수식은 아래를 참고해주세요.
그림 9. Qauntum Cofinement에 따른 Vt 증가
3. Fin Profile 영향
Fin Bottom Width 증가에 따라 Ion Current, SS는 열화 됩니다. 따라서 Vertical Fin을 통해 Leakage Current를 감소시킬 수 있습니다. 하지만 너무 Vertical 한 Fin은 수율 문제가 발생하기 때문에 적절하게 최적화하는 것이 중요합니다.
그림 8. Fin Bottom Width에 따른 Ion, SS 변화
결론 및 의견
FinFET Width, Height가 높아질수록 Body(Bulk) 영역이 많아지면서 S/D Junction (Depletion) Cap이 증가하게 되고 Gate 제어력이 감소하여 DIBL, SS 열화가 나타납니다. 따라서 특성 개선을 위해 Vertical한 Fin 적용에 대한 필요성이 증가하고 있습니다. 실제 3-4nm Tech의 Fin은 Top CD, Bottom CD가 동일한 수준이며 Bending에 의한 수율 Loss를 개선하기 위해 Low Tensile Stress Oxide를 사용하는 등 다양한 개선납들을 적용하고 있습니다.
* 개인적인 경험 및 합격자 후기를 통해 수집한 정보이므로 틀린 정보가 있을 수 있습니다.
3. 면접
면접 전형은 직무별로 방식이 상이했습니다. 일부는 통합면접으로 면접 1번으로 마무리 되었으며, 일부는 분리면접으로 총 2번의 면접을 보게됩니다(1차, 2차). 면접 방식은 대부분 PT 면접이지만, 일부 직무에 대해서는 자유 면접으로 진행되었습니다.
PT 면접: PT 면접의 경우, 미리 PT 자료를 준비하고 10분 이내로 발표하는 방식입니다. 발표 및 경력 기술서를 기반으로 10~20분 동안 질문을 받게 됩니다. PT 발표에 대한 주제는 따로 안내가 됩니다. 대부분 본인 지원 직무 기반 업무 경력 소개 입니다.
자유 면접: 자유 면접의 경우, 경력 기술서를 기반으로 20~30분 동안 질문을 받게 됩니다. 직무, 인성 면접의 경계가 없이 진행되나 대부분 직무 면접을 기반으로 진행됩니다. 생각보다 난이도가 높았다는 평이 있었습니다.
분리 면접: 1차 면접 합격 후 2차 면접이 진행되는 형태로 직무, 인성 면접의 경계가 없이 진행되나 대부분 직무 면접을 기반으로 진행됩니다. 다만 차이는 1차는 실무진 분들, 2차는 임원 및 인사팀 분들이 참석하시는 것으로 보입니다.
면접 형태가 다양하기 때문에 SKCT 합격 후 안내를 받아야 알 수 있습니다. 예를 들어 분리 면접+PT 면접으로 이루어져서 2번의 PT 발표를 하게 되는 경우도 있습니다. 다만 직무 기반으로 진행되는건 모든 면접이 동일하기 때문에 직무 및 경력 기반으로 준비하면 좋은 결과를 얻을 수 있을 것 같습니다.
전반적인 분위기는 매우 편안했고 집중해서 제 답변을 들어주셨습니다. 압박 면접은 전혀 없었습니다. 다만 앞선 면접이 길어지면서 실제 면접 안내시간 대비 미뤄질 수 있는데 기다리면 순차적으로 입장되니 걱정하지 않으셔도 됩니다.
Q1. 통합 및 분리 면접 기준
"직무별로 방식이 상이하다" 외에는 알 수 있는 정보는 없었습니다.
Q2. 대면, 비대면 여부
비대면 webex 화상 면접을 주로 하고 일부 직무에 대해서 대면 면접을 진행한 사례가 있습니다.
Q3. 영어 면접 여부
기획, 경영 직무에서 질문에 대해 "영어로 답변해보라"는 사례가 있었으며 양산기술 직무에서 영어 자기소개 질문을 받은 사례는 있었으나 대부분 영어 질문은 없었습니다.
Q4. PT 면접 양식 및 주제
PT 면접 주제는 직무에 맞는 경험이 대부분이였습니다. 일부 직무에서는 특정 주제를 주기도 하였습니다. 다만 가장 중요한 포인트는 "제 경력을 기반으로 어떻게 회사에서 업무할지" 인 거 같습니다. 개인적인 경험을 말씀드리면 전반적인 이력을 첫 장으로, 뒤에는 가장 연관성이 높은 경험 순서대로 1page 씩 만들었습니다. 마지막 페이지에서 해당 경험들이 SK하이닉스에 어떻게 활용될 수 있을지 작성하였습니다.
최근 SK하이닉스 관련해서 대규모 경력직 채용 및 주니어탤런트 채용 과정에 있어 정보가 부족한 것 같아 공유드립니다. 저의 경우 24년도에 경력 지원을 하여 채용 Process를 진행 하였습니다. 먼저 서류 및 SKCT 과정에 대해 후기를 작성하며 후속 글에서 면접 및 Offer까지의 과정에 대한 후기를 작성해보겠습니다. 문의사항이 있으시면 댓글 작성 부탁드립니다.
* 개인적인 경험 및 합격자 후기를 통해 수집한 정보이므로 틀린 정보가 있을 수 있습니다.
1. 서류
SK Careers라는 사이트를 통해서 지원하게 됩니다.
SK 전계열사의 다양한 직무에 대해서 수시로 올라오고 있기 때문에 자주 확인하시면 좋을 거 같습니다.
서류에서 인적사항 및 학력을 제외하고 작성하는 것 4가지 입니다. 글자수는 1000자 이내로 작성하게 되어있습니다.
담당 업무
SK하이닉스 지원동기 및 향후 계획/전 직장 퇴사 동기
경력기술서
입사 가능 시기 및 기타사항
Q1. 담당 업무와 경력기술서 작성 예시
제 경우를 말씀드리면 담당 업무에 나열식으로 작성하고 경력기술서는 SK하이닉스 직무와 매칭되는 업무에 대해서 기술하였습니다.
Q2. 입사 가능 시기 및 기타사항 작성 요령
많은 분들이 1000자를 채워야하는지 문의를 하시는데 저는 "0주 내에 입사 가능"만 작성해서 제출하였습니다. 합격자분들 중에서 2글자만 작성한 경우도 보았습니다.
Q3. 어학 성적 필요 여부
아마 성적이 만료되신 분들이 많으실 거 같은데 어학 우대 직무가 아니라면 큰 문제는 없는 것 같습니다.
Q4. 서류 발표 일정
해당 건은 경력 공고에 따라 편차가 있었습니다. 최근 진행된 몇 개의 채용 일정을 보았을 때 2~4주 내에 발표되는 걸로 보입니다.
2. SKCT(인적성)
서류에 통과하면 SKCT를 보게 됩니다. 신입 때 SKCT 경험이 있는데 매우 어려웠던 기억이 있네요. 하지만 경력 지원자의 경우에는 흔히 말하는 인성검사만 진행하게 됩니다. 서류 합격 발표 후 1~2일 후에 따로 메일 및 SK Careers 알림으로 SKCT 응시 관련 안내가 옵니다. 자세한 메뉴얼도 있으니 참고하면 응시에 전혀 문제 없었습니다.
* 6개월 이내 SKCT 응시자는 그 전 결과로 처리
응시 기간: 서류 발표 난 주의 주말
응시 시간: 기한 내 자유, but 소요시간이 60~90분 사이로 해당 시간 고려 필요
응시 방법: 온라인(신분증 사진 및 화상캠 필요)
SKCT 안내 메일
Q1. 인성 검사 예시
인성 검사는 신입 시절 SK에 지원하신 분들이라면 동일한 구조일 거 같습니다. 각 지문마다 1~7점까지의 점수를 부여하고 3개의 지문마다 3개 중 자신과 가깝다, 멀다를 선택하는 구조입니다. 개인적인 Tip으로는 점수는 크게 중요하지 않은 것 같습니다. 저는 3, 6, 7점을 주로 주었습니다. 대신자신의 성향을 어느정도 일관되게 정리하고 들어가야할 것 같습니다 (ex.조직적/개인적/책임감/예술적 등등). 동일한 질문이 주기적으로 나오나 온라인이라 이전에 부여한 점수를 확인 할 수 없습니다.
Q2. 합격률
합격률은 일반적으로는 90% 이상으로 보이나, 대규모 채용 일수록 비율이 조금씩 떨어지는 것 같습니다.
Q3. SKCT 발표 일정
SKCT 발표는 서류 발표 대비 빠른 것으로 보입니다. 최근 공고 진행상황을 보면 빠르면 4일 이내, 늦어도 10일 이내에 발표되었습니다.
Q4. 개인 일정에 의한 연기 가능 여부
몇몇 분들이 해외 일정이 있어 인사팀에 문의하신 사례가 있었고 적당한 범위 내에서 응시 기한이 변동된 걸로 기억합니다. SK Careers 내 Q&A에 문의하면 답변 받으실 수 있습니다. 답변은 빠른 것 같습니다(당일~2일 내)
첫 포스팅으로 TSMC에서 발표한 3nm CMOS 최신 공정 관련한 논문을 Review 하겠습니다.
Critical Process Features Enabling Aggressive Contactd Gate Pitch Scaling for 3nm CMOS Technology and Beyond
본 논문에서는 3nm CMOS 공정 개발로 크게 3가지를 주요하게 나열하고 있습니다.
① Fin width and Profile: DIBL 개선 위한 Fin 두께 최적화
② Self-aligned contact (SAC) 및 Gate Recess 공정: Contact 저항 및 공정 산포 개선
③ Low-k Spacer: Low-k 물질 도입하여 기생 Cap 감소
1. Fin Width and Profile
반도체가 미세화 되면서 Short Channel Effect 중 하나인 DIBL이 심화되고 있습니다.
5nm 이하 초미세공정에서는 DIBL을 개선하기 위해 Fin의 Bottom CD를 줄이고 있습니다. 즉, Fin을 더 Vertical하게 만들고자 합니다.
하지만 Fin이 Vertical해지면서 Line edge roughness(LER)이 열화되고 수율 감소로 이어지고 있습니다.
따라서 적절한 수준의 Fin Bottom CD로 설정하여 DIBL, 수율을 모두 최적화해야합니다.
그림 1. Gate Length에 따른 DBIL과의 상관성 / Fin Bottom CD에 따른 DIBL, LER 변화
이를 개선하기 위해 Gate-all-around(GAA) 공정을 도입할 수 있습니다. 다만 공정 난이도가 높아 Patterning Residue 및 Vt 산포 열화, Gate 저항 열화 등에 문제가 있을 수 있습니다.
2. Self-aligned contact (SAC) 및 Gate Recess 공정
Contact은 Middle of Line(MOL)으로 불리며 Metal Line과 Gate, Source/Drain을 이어주는 역할을 하고 있습니다.
하지만 반도체가 미세화되면서 Gate와 Gate 사이 거리(CPP)가 짧아지게 되고 Contact과 Gate가 Short이 나고 Leakage가 증가하게 됩니다.
이를 개선하기 위해 Self-aligned contact(SAC) 공정 도입이 필요합니다.
SAC 공정은 Gate 위에 단단한 Hardmask를 쌓고 Contact을 형성하는 공정으로 표면적인 장점으로는 Contact Align 등 공정 산포가 발생해도 Contact이 안정적으로 형성된다는 점입니다.
그림 2. Contact 공정 별 비교
Contact에서 가장 중요한 인자는 ① 저항 ② Leakge 입니다.
저항 감소를 위해 소재도 중요하지만 제일 중요한 건 Contact CD 입니다. Contact CD가 크면 클수록 저항은 개선되지만 Leakage가 열화됩니다.
즉, 저항과 Leakage는 Trade-Off 관계에 있기 때문에 기존 방식으로는 두가지 인자를 모두 개선하기는 어렵습니다.
SAC 공정 적용 시 Leakage, 저항에서 모두 개선을 가져올 수 있습니다.
그림 3. SAC 공정 도입에 따른 Leakage, 저항 변화
SAC 공정은 명확한 장점이 있지만 단점도 명확합니다. SAC Hardmask는 후속 공정이 진행되어도 계속 남아있게 됩니다.이로 인해 Gate와 Contact간의 기생 Capacitance으로 작용하게 되고 AC 특성이 열화됩니다.
Hardmask의 소재 및 공정 과정에 따라 Ceff가 개선될 수 있지만 Etch 내성이 달라지기 때문에 최적화를 시켜야합니다.
그림 4. SAC Hard Mask에 따른 성능 변화
SAC 공정에 핵심인 Gate 위에 Hardmask를 형성하기 위해서는 Gate 상부를 Etch하는 Gate Recess 공정이 필수적입니다. Gate Recess 공정을 통해 Hardmask를 채울 수 있는 공간을 만들어야합니다. 다만 Etch가 조절되지 않는다면 아래 두가지 상황이 만들어질 수 있습니다.
① Under-recess 시 Gate과 Contact Short Leakage 증가
② Excessive-recess 시 Gate가 너무 낮아져서 Gate Resistance 증가
그림 5. WFM Recess에 따른 Leakage, Resistance 변화
또한 Gate가 Excessive-recess되면 Vt에 영향을 주게 됩니다. 레거시 제품들은 Si Doping 농도를 통해 Vt를 조절하지만 14나노 이하 제품들은 Work Function Metal(WFM) 두께 및 조성을 통해 Vt를 조절합니다 (ex. TiAlC).
즉 Gate를 통해 Vt를 조절하기 때문에 Gate Recess 공정이 Vt에 영향을 주게 됩니다.
Vt에 영향을 주는 이유는 WFM 두께 및 조성 변화 때문입니다. Gate Recess를 통해 WFM 두께 및 조성이 변화하게 되고 Vt Shift 및 산포 열화될 수 있습니다.
추가적으로 PMOS 대비 NMOS가 일반적으로 두꺼운 WFM을 사용하기 때문에 Gate Recess에 의한 Vt Shift 및 산포 열화 정도가 큽니다.
그림 6. Gate Recess에 따른 Vt 산포 및 Gate 조성 변화
3. Low-k Spacer
반도체가 미세화되면서 CPP가 감소되고 Gate와 Contact 사이에 Spacer 또한 감소하고 있습니다.
Spacer는 Gate를 보호하는 역할이지만 기생 Capacitance으로 작용하는 요소 입니다. 따라서 Spacer 두께가 작아지면서 기생 Capacitance가 증가하게 되고 AC 특성이 열화됩니다.
실제로 성능을 중요하게 생각하는 소자에서는 CPP를 증가시켜 면적에서는 손해를 감수하더라도 기생Capacitance을 줄이고 있습니다.
그림 7. Spacer 두께에 따른 Ceff 변화
하지만 면적이 중요한 소자의 경우 Spacer 두께를 줄이면서 Low-k를 적용하여 개선해야합니다. 실제로 Low-k Spacer를 적용하였을 때, Ceff가 감소하는 것을 확인할 수 있습니다. 다만 수율도 같이 감소하기 때문에 적절한 수준에서 최적화가 필요합니다.
그림 8. Low-k Spacer 적용에 따른 Yield, Ceff 변화
* 논문의 리뷰는 저의 주관적인 해석과 오역이 있을 수 있습니다. 댓글을 통해 피드백 남겨주시면 감사하겠습니다.
