Tomisemiconductor Engineer

신뢰성 관련 항목 중 TDDB에 관련된 포스팅에 이어 Electromigration(EM)에 대해 정리해보았습니다. Electromigration은 BEOL 선폭이 작아지면서 점점 중요하지고 있는 신뢰성 항목 입니다. 이번 포스팅을 위해 다양한 자료들을 참고하였지만, 대표적인 논문 및 Article에 대해 소개하겠습니다.

Understanding the Cu Void Formation by TEM Failure Analysis
1.4.5 Impact of Microstructure and Material Interfaces

1. Electromigration(EM) 이란?

Electromigration(EM)은 전자가 anode 방향으로 이동하면서 결정 격자 내 금속 원자에 운동량을 전달하고, 그 결과 원자들도 anode 방향으로 이동하는 현상입니다. 이동한 원자들 때문에 void가 발생하고, anode 쪽에는 원자가 모이면서 hillock이 형성됩니다. 좀 더 미시적으로 설명하면, 결정 격자 내 금속 원자가 움직이기 위해서는 Energy barrier를 넘어야 합니다. 전류 밀도나 온도가 낮으면 Cu 원자는 에너지 우물에 갇혀 이동하지 않습니다. 그러나 전류 밀도나 온도가 높아지면 Energy barrier를 넘어 원자가 이동하게 되고, 그 과정에서 hillock과 void가 만들어집니다.

신뢰성을 판단하기 위해서는 Failure 기준이 필요합니다. Electromigration의 경우에는 Void가 형성되면서 금속 라인의 저항이 증가하게 되며, 이로 인해 초기 저항 대비 일정 수준 이상 열화되었을 때 Fail로 판단합니다. 일반적으로는 초기 저항 대비 10% 이상의 증가를 Failure 기준으로 삼습니다.

Electromigration 신뢰성 예측에는 Black’s Equation이라는 가속 모델이 주로 사용됩니다. 이 모델에는 Activation Energy(Ea)라는 인자가 포함되어 있으며, 이는 앞서 언급한 Energy Barrier에 대응되는 물리적 의미를 가집니다. 즉, Activation Energy가 높다는 것은 금속 원자가 이동하기 위해 넘어야 하는 장벽이 크다는 것을 의미하며, 이는 곧 확산(Diffusion)이 어렵고, 따라서 Electromigration에 대한 내성이 높다는 뜻입니다.

이를 통해 Activation Energy(Ea)를 통해 Electromigration이 주로 발생하는 경로를 파악할 수 있습니다. Electromigration은 Bulk, Grain Boundary, Surface, Interface 등 다양한 경로를 따라 발생할 수 있으며, 각 경로마다 원자 확산에 필요한 에너지가 다릅니다. 따라서 Ea 값을 비교함으로써 어떤 경로에서 Electromigration이 지배적으로 발생하는지를 유추할 수 있습니다. 이 내용은 뒤에서 심도있게 다루도록 하겠습니다.

2. Al과 Cu Metal의 Electromigration 매커니즘 비교

Electromigration의 매커니즘을 비교하기 위해, Al에서 Cu로 물질이 변화된 이유와 공정적 차이에 대해 말씀드리겠습니다. 소자가 미세화됨에 따라 Gate 트랜지스터의 동작 속도는 빨라지고 있지만, 반면 배선에 의한 RC Delay는 점점 더 크게 작용하고 있습니다. 이러한 지연을 줄이기 위해 저항이 더 낮은 금속이 필요하게 되었고, 그 결과 Al 대신 Cu가 BEOL 공정에서 주된 배선 물질로 채택되었습니다.

하지만 Cu는 Al과 달리 Etch 공정으로는 정밀하게 패터닝하기 어렵기 때문에, 기존의 방식과는 다른 접근이 필요했습니다. 이에 따라 Damascene이라는 공정이 도입되었으며, 이 공정을 통해 트렌치를 먼저 형성한 후 Cu를 채워넣고 CMP 공정으로 평탄화하여 원하는 배선 구조를 구현하고 있습니다.

이러한 공정상의 차이로 인해 Electromigration이 주요하게 발생하는 경로도 달라집니다. 예를 들어, Al은 Grain Boundary를 따라 확산이 우세한 반면, Cu는 표면(Surface) 확산이 가장 활발한 경향을 보입니다. 그 원인을 공정 관점에서 분석해보면 다음과 같습니다.

Cu는 Damascene 공정을 통해 패터닝되며, 이 과정에서 ⑤ Cu CMP(Polishing) 공정이 포함됩니다. 이 CMP 과정에서는 미세한 scratch, dislocation 등의 CMP Damage가 발생할 수 있고, 또한 oxide layer 형성이나 slurry 잔류물이 Cu 표면에 남게 됩니다. 이러한 표면 결함들은 상부의 Passivation Layer와 Cu 간의 계면 결합력을 약화시키며, 그 결과 Electromigration이 Surface 또는 Interface 경로를 따라 쉽게 발생할 수 있는 환경을 만듭니다.

실제 CMP 공정 중 발생할 수 있는 대표적인 불량 사례를 살펴보겠습니다. Cu CMP 이후 일부 영역에서 Void가 관찰되었고, 성분 분석 결과 해당 Void 아래에 CuO₂, CuO₃ 등의 산화물이 존재하는 것이 확인되었습니다. 논문에서는 이러한 산화가 결함 밀도가 높고 표면 에너지가 큰 Grain Boundary 영역에서 우선적으로 일어나며, CMP 과정 중 Cu가 산화된 Grain Boundry을 따라 뜯겨나가면서 결국 Grain 형태의 Void가 발생한 것으로 해석하고 있습니다. 이러한 Void는 Passivation과 계면 결합력을 약화시키면서 Electromigration을 쉽게 유발할 수 있습니다.

3. Electromigration 개선 방안

(1) Al-Cu Alloy

Al의 주요 Diffusion Path는 Grain Boundary입니다. 따라서 Al의 Electromigration을 개선하기 위해서는 Grain Boundary를 통한 확산을 제어하는 것이 중요합니다. AlCu 합금은 Grain Boundary에 CuAl₂ 석출물을 형성하여, 그 경로를 따라 이동하는 원자들을 물리적으로 차단함으로써 확산을 억제합니다. 다만, 순수 Al에 비해 저항이 다소 증가한다는 단점이 있습니다.

(2) Co Capping

Cu의 주요 Diffusion Path는 표면(Surface)입니다. 앞서 언급했듯이, 표면과 Capping Layer 간의 접착력(Adhesion)이 우수할수록 Electromigration 특성이 개선됩니다. 일반적으로 절연체인 SiN 대비 금속 Capping, 특히 Co Capping은 Cu와의 접착력이 뛰어나 Electromigration 특성을 10배 이상 향상시킬 수 있습니다. 이러한 이유로 많은 Foundry에서는 Co Liner 및 Capping Layer를 실제 공정에 적용하고 있습니다. 다만 Co Capping 공정은 Metal 위에서 선택적으로 증착되는 공정으로, 만약 IMD 위에서 성장하게 된다면 회로 간 short가 발생할 수 있습니다.

결론 및 의견

Cu CMP에 의한 Void 외에도, Metal 간 CD나 Pitch가 감소함에 따라 Cu ECP 공정 중 충분히 채워지지 않으면서 Void가 발생할 수 있습니다. 이러한 Void는 Passivation Layer와의 접착력(Adhesion)을 저하시킬 뿐만 아니라, Void 주변에서 전류 밀도가 국소적으로 증가하여 EM 신뢰성을 악화시키는 원인이 됩니다.

금일은 Digitally Controlled Oscillator가 무엇인지에 대해 포스팅하겠습니다. 회로적으로 매우 중요한 요소지만, 저는 Process 및 Device Engineer이기 때문에 해당 회로가 어떤 식으로 작동하는지와 수율에 어떻게 영향을 미치는지에 대해 중점적으로 정리하려고 합니다. 제가 참고한 논문은 아래와 같습니다.

A Low-Power Digitally Controlled Oscillator for All Digital Phase-Locked Loops

1. Oscillator란 ?

오실레이터는 반도체 칩 내부에서 시계 역할을 수행하는 핵심 회로입니다. 모든 디지털 회로는 정확한 타이밍에 맞춰 동작해야 하며, 이를 위해 내부에 주기적인 신호(클럭)를 생성하는 오실레이터가 필수적으로 필요합니다. 이러한 클럭 신호는 데이터를 읽고 쓰거나 연산 순서를 맞추는 등 전반적인 시스템의 정확성을 결정합니다.

기존 오실레이터는 주로 아날로그 방식으로 설계되었습니다. 그러나 아날로그 방식은 공정, 전압, 온도에 매우 민감하며, 노이즈나 변동에 의해 쉽게 영향을 받습니다. 이러한 문제점을 해결하기 위해 등장한 것이 디지털 제어 오실레이터(DCO, Digitally Controlled Oscillator)입니다. 디지털 방식 오실레이터는 디지털 신호를 이용해 주파수를 제어하며, 아날로그 방식보다 Noise에 강하고 설계 유연성이 크며, 공정 변화에도 잘 대응할 수 있는 장점이 있습니다.

오실레이터는 특정한 주기(또는 주파수)의 파형을 만들어내는 역할을 합니다. 그러나 칩마다 동작 속도가 다를 수 있는데, 어떤 칩은 빠르고 어떤 칩은 느릴 수 있습니다. 이를 흔히 Device Corner라고 하며, 반도체 칩마다 발생하는 특성의 산포를 의미합니다. 이러한 산포로 인해 각 칩마다 동일한 주기의 파형을 얻기 위해서는 오실레이터의 주기를 개별적으로 조절할 필요가 있습니다. 이 과정을 Trimming이라고 합니다. 디지털 오실레이터는 각 칩에 맞게 주기를 조절해 동일한 파형을 만들어내도록 설계됩니다.

2. Digitally Controlled Oscillator 종류

디지털 오실레이터를 이해하기 위해 먼저 주기를 조절한다는 것이 어떤 의미인지 살펴보겠습니다. 일반적으로 지연시간은 캐패시턴스가 클수록, 전압이 높을수록, 전류가 작을수록 증가합니다. 주기를 늘리려면 지연시간을 증가시키면 되고, 전압은 보통 Vdd로 고정되어 있기 때문에 주기를 늘리기 위해서는 회로 내 캐패시턴스를 키우거나 전류를 줄이는 방법을 사용합니다. 따라서 디지털 오실레이터도 크게 두 가지 방식으로 나눌 수 있습니다. ① 하나는 전류를 제어해서 주기를 맞추는 방식이고 ② 다른 하나는 캐패시턴스를 조절해서 주기를 맞추는 방식입니다.

자세한 설명을 위해 캐패시턴스를 조절하여 주기를 맞추는 디지털 오실레이터를 예로 들어보겠습니다. 이 방식에서는 Inverter에 스위칭 트랜지스터(Switching Tr)와 MOS 캐패시터(MOSCAP)가 함께 연결되어 있습니다. 스위칭 트랜지스터에는 0 또는 1의 디지털 신호가 입력되며, 이 신호에 따라 MOSCAP이 회로에 연결되거나 분리됩니다. 그림에 예시로 제시된 오실레이터는 총 3개의 스위칭 트랜지스터로 제어되며, 이에 따라 3bits의 Trimming code를 갖습니다. 이 코드를 조합해 여러 단계로 캐패시턴스를 조절할 수 있어 칩마다 다른 특성을 보정하고, 원하는 주기의 파형을 정확하게 만들어낼 수 있습니다.

먼저 Trimming Code가 (000) 일 경우, Switching Tr이 OFF 상태이기 때문에 MOSCAP과 회로는 연결되지 않습니다. 하지만 Trimming Code가 (001) 일 경우, 하나의 Switching Tr이 On 상태이기 때문에 MOSCAP과 연결되고 오실레이터의 주기가 증가하게 됩니다. Trimming Code를 계속 증가시키면 주기는 계속해서 증가하고 (111) 일 때 가장 큰 주기를 가지는 오실레이터를 만들어낼 수 있습니다.

3. Trimming Range

Trimming Code 값을 점점 증가시키면 오실레이터의 주기는 점점 길어집니다. 이렇게 해서 각 칩이 목표로 하는 주기를 정확히 맞출 수 있는 Trimming Code를 찾으면, 그 값을 비휘발성 메모리나 eFuse에 저장합니다. 저장된 Trimming Code 덕분에 해당 칩은 이후에도 항상 동일한 주기의 파형을 만들어낼 수 있습니다. 따라서 오실레이터를 설계할 때는 Trimming Range를 충분히 넓게 확보해야 합니다. 그래야 어떤 칩이든 주기의 편차를 보정하고 원하는 주기의 파형을 안정적으로 만들어낼 수 있습니다.

결론 및 의견

Oscillator Trimming 관련 수율 항목에서 Fail이 발생하는 주요 원인 중 하나는 Trimming Range가 충분히 넓지 않아, 특정 주기를 맞출 수 있는 Trimming Code가 존재하지 않는 경우입니다. 따라서 설계 단계에서 각 Device Corner(FF, SS 등)별로 Trimming Range가 충분한지 꼼꼼하게 확인하는 과정이 필요합니다.

만약 이를 제대로 검증하지 않거나 Trimming Range를 너무 짧게 설계하면, 칩마다 발생하는 산포를 보정하지 못해 문제가 생깁니다. 예를 들어 FF Corner의 경우 주기가 지나치게 짧아 문제가 될 수 있고, SS Corner의 경우 주기가 너무 길어 Fail이 발생할 수 있습니다.

이러한 문제가 발생하면 기본적으로 회로를 수정하는 Revision 작업이 필요합니다. 다만 설계 수정이 어려운 경우에는 FF나 SS Corner가 나타나지 않도록 Vt 산포를 개선하거나, 소자의 Target(TT)을 마진이 더 넓은 방향으로 이동시키는 방식으로 대응할 수 있습니다.

이번 포스팅에서는 SA-LELE (Self-Aligned LELE) 공정에 대해 정리해보겠습니다. 해당 내용 관련하여 TSMC의 특허(US 10,256,096 B2) 이외에도 아래의 논문을 참고하였습니다.

Design for Manufacturing With Emerging
Nanolithography

1. Introduction - SADP 및 LELE 공정 도입 배경

점점 Metal Line의 Pitch와 CD가 작아지고 있습니다. 만약 특정 광원을 사용하여 작은 CD 및 Pitch를 직접 구현하려 한다면, Metal Line이 제대로 형성되지 않거나, Metal Line끼리 붙어버리는 Metal Bridge 불량이 발생할 수 있습니다.
따라서 작은 CD 및 Pitch를 구현하기 위해서는, 더 높은 Resolution을 갖는 짧은 파장의 광원이 필수적입니다. 이에 따라 KrF에서 ArF로, 다시 ArF Immersion으로 발전해왔으며, 최근에는 EUV가 도입되고 있습니다.
하지만 EUV 장비는 대당 가격이 약 2,000억 원 이상으로 매우 고가이며, 특히 중국의 경우 수출 규제로 인해 도입이 불가능합니다. 이러한 한계를 극복하기 위해, SADP(Self-Aligned Double Patterning) 및 LELE(Litho-Etch-Litho-Etch) 공정이 적용되고 있습니다.

2. SADP (Self-Aligned Double Patterning), LELE (Litho-Etch-Litho-Etch) 공정

SADP는 Self-Aligned Double Patterning의 약자로, Spacer Deposition을 통해 작은 Pitch와 CD를 구현하는 것이 특징입니다. Process Flow는 아래 그림과 같이 진행됩니다. ① 먼저 Mandrel이라는 구조를 포토 공정(Photo Lithography)으로 정의합니다. ② 이후 Mandrel 주위에 Spacer라는 물질을 증착(Deposition)합니다. 이때 Spacer의 두께가 얇으면 얇을수록 더 작은 CD 및 Pitch를 구현할 수 있습니다. Spacer는 후속 Etch 공정에서 Hardmask 역할을 수행하며, Etch에 충분히 견딜 수 있어야 하므로 선택비(Etch selectivity)가 매우 중요합니다. 주로 Al, Ti, Ta 계열의 Nitride를 적용하고 있습니다. ③ 이후 Spacer를 Hardmask 삼아 Etch하여 최종적으로 패턴을 구현합니다.

LELE 공정은 패터닝을 한 번에 하지 않고 두 번에 나눠서 진행하는 방식입니다. 이 공정의 장점은 더 작은 파장의 광원을 사용하지 않고도 작은 Pitch를 구현할 수 있다는 점입니다. 하지만 광원 자체는 그대로이기 때문에 최소 CD(minimum CD)를 줄일 수는 없으며, 단지 Pitch를 분할하여 더 촘촘한 라인 간격을 얻는 효과만 있습니다. 또한 공정에 사용되는 Mask 수가 증가한다는 단점도 존재합니다.

3. SA-LELE (Self-Aligned LELE)

앞서 설명드린 LELE 공정은 작은 Pitch를 구현할 수 있는 장점이 있지만 치명적인 단점도 있습니다. 바로 Overlay 문제입니다. 먼저 Mask0로 패터닝을 형성하고 Mask1으로 추가 패터닝을 형성한다고 했을 때, Mask0와 Mask1 간의 Overlay가 매우 중요합니다. 만약 Overlay가 한쪽으로 치우치면 Mask0와 Mask1 패턴 간 Short가 발생하면서 불량이 생길 수 있습니다. 따라서 LELE 공정을 적용할 때는 두 Mask 간 Overlay 관리가 필수적입니다.

이를 SADP 공정을 통해 개선할 수 있습니다. SADP 공정은 단단한 Spacer를 통해 패턴 간 Overlay가 자연스럽게 맞춰지도록 유도합니다. 아래는 LELE와 SA-LELE를 비교한 내용입니다. LELE는 실제 Layout을 두 번에 나눠서 패터닝한다면, SADP는 먼저 Spacer를 형성한 뒤 마지막에 원하는 Layout이 나오도록 패터닝을 형성하게 됩니다. 따라서 같은 Layout을 형성한다고 해도 Mask 구성 방식은 전혀 다르게 됩니다.

따라서 SADP 공정과 LELE 공정을 함께 활용하면 작은 Pitch와 CD를 구현할 수 있으면서도 Overlay 문제까지 동시에 개선할 수 있습니다. 이를 SA-LELE 공정이라고 부르고 있으며, 주로 BEOL 공정 중 Metal Line을 형성하기 위해 사용됩니다. TSMC의 SA-LELE 특허를 정리해보면 아래와 같습니다(US 10,256,096 B2, TSMC). 먼저 Spacer를 형성하고 원하는 부분을 패터닝하는 SADP 공정이 진행됩니다(①, ②). 일반적인 SADP와 다른 점은 Cut Mask(③)가 추가된다는 점입니다. ②에서 한 번에 패터닝하기에는 Pitch가 작기 때문에 Cut Mask를 추가한 SA-LELE 공정을 도입한 것으로 예상됩니다.

결론 및 의견

TSMC는 10nm대 공정에서는 LELE를 통해 Metal Line을 형성하다가 7nm와 5nm 공정에서 실제로 SA-LELE를 적용한 것으로 파악됩니다. 이를 통해 각각 40nm와 28nm의 최소 Pitch를 구현할 수 있었습니다. 하지만 최근에는 EUV를 도입하고 있습니다. 그 이유는 결국 비용과 수율을 개선하기 위함입니다. SADP 및 LELE 공정은 훨씬 더 많은 Step의 공정을 진행하게 되는데, 아래의 수율 예측 모델에서 간단히 다루었듯이 공정이 추가될수록 N factor가 커지면서 수율은 감소하게 됩니다. 쉽게 말해 공정 단계가 많아질수록 Defect이 발생할 확률이 증가합니다. 아래 기사에서도 볼 수 있듯이 SMIC는 제재로 인해 DUV를 활용한 SDAP 공정으로 CD 및 Pitch를 줄이고 있어, 5nm 공정에서 TSMC 대비 가격은 비싸고 수율은 더 낮은 것으로 예측되고 있습니다.

또한 SADP도 공정상 매우 치명적인 단점이 있습니다. 바로 Pitch Walking입니다. SADP 공정 중 Mandrel의 CD가 커지거나 작아지면 자연스럽게 Non-Mandrel 영역의 CD는 작아지거나 커지게 됩니다. 이를 Pitch Walking이라고 합니다. 만약 Pitch Walking이 발생하면 Gate의 CD가 Mandrel 영역은 커지고 Non-Mandrel 영역은 작아져 특성 차이가 발생할 수 있습니다. 따라서 SADP 공정에서는 Mandrel 영역의 CD를 정밀하게 제어해야 합니다.

Oxide 막질에는 다양한 Charge가 있습니다. 계면에서 발생하는 ① Interface Trapped Charge, 산화막 내에서 이동하는 ② Mobile Charge, 산화막 내에 고정되어 있는 ③ Oxide Trapped Charge ④ Oxide Fixed Charge가 있습니다. 이들은 트랜지스터의 전기적 성질을 변화시키기 때문에 제어하는 것이 매우 중요합니다.

이번 포스팅에서는 Oxide Fixed Charge 형성 매커니즘 및 소자에 어떠한 영향을 미치는지 정리해보겠습니다. https://www.enigmatic consulting.com/semiconductor_processing/selected_shorts/Charge_in_dep_oxides.html

1. Fixed Charge 형성 매커니즘

물질 내에 순전하(net charge)가 형성되기 위해서는 두 가지 조건이 충족되어야 합니다. ① 전하를 가질 수 있는 상태가 존재해야 하며 ② 그 전하가 도전성 표면까지 이동할 수 있어야 합니다.

높은 온도와 같이 큰 에너지가 가해지 경우, 전자가 수 eV 수준의 충분한 에너지를 얻어 산화막의 전도대(conduction band)로 올라가 자유전자가 되어 게이트나 기판까지 이동할 가능성이 생깁니다. 전자가 빠져나가면서 [+] Oxide Fixed Charge(고정 산화막 전하) 가 형성됩니다.

하지만 중간 정도 온도에서 화학 물질의 작용만으로는 이러한 전자 수송이 발생하기 어렵습니다. 따라서 이러한 조건에서는 분자 수준에서의 전하 이동 메커니즘을 고려해야 합니다. 예를 들어, Si dangling bond는 수산기 라디칼(OH)과 반응하여 음전하를 띤 수산 이온(OH⁻)을 생성할 수 있습니다. 이때 생성된 OH⁻는 산화막 내에서 전자를 운반하는 매개체 역할을 하며, 결과적으로 [+] Oxide Fixed Charge를 형성하게 됩니다.

정리하자면, 분자 수준의 전하 이동 매커니즘에서는 SiO2 막질 내 존재하는 Si-H 결합이 OH Radical과 반응하여 Si Dangling bond와 물을 만들어냅니다. 이후 다시 OH Radical과 반응하면 [Si+] 와 [OH-]가 만들어지고, [OH-]는 기판으로 빠져나가면서 SiO2 막질 내 [+] Fixed Charge가 발생합니다.

해당 내용을 바탕으로 막질별 Fixed Charge에 대해 비교해보겠습니다. APCVD 대비 LPCVD가 더 많은 Oxide Fixed Charge를 가지게 됩니다. 그 원인으로 LPCVD에는 Si-H 결합이 많이 분포하게 됩니다. 그 이유는 LPCVD가 저압으로 공정이 진행되기 때문에 반응 Gas가 매우 적고, 따라서 느린 반응 속도로 인해 Si-H와 같은 Defect이 많이 분포해있기 때문입니다. 반대로 APCVD는 상압이기 때문에 충분한 반응 Gas가 존재하고 반응 속도가 매우 빠릅니다.

주제와 별개로 간단히 LPCVD와 APCVD를 비교해보겠습니다. APCVD는 대기압 상태에서 공정이 진행되며, 기체 분자 간 충돌이 많아 확산 속도는 느린 편입니다. 하지만 산소가 풍부하고 반응 활성이 높아 표면 반응 속도가 빠르며, 성장 속도는 주로 확산이 제한 요인으로 작용합니다. 이로 인해 산화가 완전하게 이루어지고 결함이 적은 박막이 형성되지만, 큰 면적에서 균일도가 다소 떨어질 수 있습니다. 또한 반응 속도가 빠르기 때문에 공정 시간이 상대적으로 짧아 생산성이 좋습니다.

반면 LPCVD는 저압 상태에서 공정이 진행되어 기체 분자 간 충돌이 적고 자유분자 확산이 빨라 확산 속도가 빠릅니다. 하지만 반응물 농도가 낮아 표면 반응 속도가 느리기 때문에 성장 속도는 주로 반응 속도가 제한 요인입니다. 이로 인해 반응이 느려 Si-H 결합과 같은 결함이 많이 포함된 박막이 형성됩니다. 확산이 빨라 균일도는 우수하지만, 반응 속도가 느려 공정 시간이 길어져 생산성이 떨어지는 단점이 있습니다.

Carbon 계열의 막질 경우, Si–C 결합이 비교적 비극성이기 때문에 전하 분리가 일어나기 어렵습니다. 반면, Si-O-C 구조 내의 O-C 결합은 더 극성이 큽니다. 이러한 극성 때문에 O–C 결합이 끊어질 때 전하 분리가 발생할 가능성이 더 높습니다. 이후에는 앞서 설명한 분자 수준의 전하 수송 매커니즘을 통해 Fixed Charge가 형성됩니다.

2. Oxide Fixed Charge 형성 확인 방법

이 포스팅에 처음 언급한 것 처럼 Oxide Fixed Charge가 형성되면 트랜지스터의 문턱 전압(Vt)에 영향을 주게 됩니다. 일반적으로 Oxide Fixed Charge는 양전하를 띠고 있으며, 이로 인해 NMOS의 경우 Vt가 낮아지고(Fast), PMOS의 경우 Vt가 높아지는(Slow) 현상이 발생합니다.

이러한 문턱 전압 변화는 C-V 곡선(Capacitance-Voltage Curve)을 통해 측정할 수 있습니다. 이론적으로 예측되는 곡선과 실제 측정된 곡선을 비교하여, 얼마나 이동했는지를 통해 Oxide Fixed Charge의 크기를 정량화할 수 있습니다. 하지만 이 경우, Oxide Fixed Charge 이외에도 Oxide Trap Charge 등 다양한 Charge 영향이 동시에 반영되기 때문에 유의해야합니다.

이외에도 앞서 설명한 Oxide Fixed Charge 형성 메커니즘과 관련된 수소(Hydrogen)와 탄소(Carbon)는 분석 장비를 통해 직접 비교 및 정량할 수 있습니다. 수소의 경우, FTIR은 Si-H, Si-OH, H₂O 등 수소 관련 결합이 고농도로 존재할 때 효과적으로 활용됩니다. 이와 비교해 Moisture Evolution Analysis는 FTIR보다 높은 민감도와 정량성을 갖추고 있어, 총 수분 함량을 보다 정확하게 측정할 수 있습니다. 또한, Thermal Desorption Analysis 역시 수소 검출에 유용한 방법입니다.

탄소의 경우, SIMS(Secondary Ion Mass Spectrometry)를 통해 총 탄소 함량을 효과적으로 측정할 수 있습니다. FTIR로도 일부 탄소 결합을 확인할 수 있으나, 감도가 낮아 정량 분석에는 한계가 있습니다.

결론 및 의견

막질 내에 제대로 분해되지 못한 수소(Hydrogen), 탄소(Carbon) 또는 결함이 많을수록 Fixed Charge가 증가하게 됩니다. 일반적으로 Oxide Fixed Charge는 양전하(+)를 띠며, 이에 따라 NMOS의 경우 임계 전압(Vt)이 낮아지는 Vt Fast, PMOS의 경우 Vt가 높아지는 Vt Slow 현상이 발생합니다. 반면에 Nitride Fixed Charge는 음전하(-)를 띠는 경우가 많아 이와 반대의 영향을 미칠 수 있습니다.

이러한 막질 별 Fixed Charge의 특성 차이는 결합 구조와 형성 가능한 오비탈의 차이에서 기인됩니다. 먼저, SiO₂의 경우 각 Si 원자는 네 개의 산소 원자와 결합하며, 이를 위해 sp³ 혼성 오비탈을 형성합니다. 그러나 공정 중 Defect가 발생하면 이 네 개의 혼성 오비탈 중 하나가 결합하지 못해 비공유 전자쌍(unpaired electron) 상태로 존재하게 되며, 이를 E′ Center라고 부릅니다. E′ Center는 Conduction Band에 가까이 위치하여 전자를 쉽게 잃게 되고 양전하(+)를 띄게 됩니다.

반면, Si₃N₄(질화막)의 경우 각 질소(N) 원자는 세 개의 Si 원자와 결합하여 sp² 혼성 오비탈을 형성하고, 남는 하나의 비공유 전자쌍은 p 오비탈에 위치하게 됩니다. 이 전자쌍이 불안정한 결합 환경에 존재할 경우 K⁻ Center라는 결함 상태로 존재하게 되며, Valence Band에 가까이 위치하여 전자를 쉽게 얻어 음전하(-)를 띄게 됩니다.

이전 포스팅에서는 TSV를 형성하는 공정인 Bosch Etch에 대해 자세히 설명드린 바 있습니다. 이번 포스팅에서는 TSV에서 발생하는 결함(Defect)의 형성 매커니즘에 대해 설명드리고자 합니다. 해당 매커니즘을 정확히 이해하시기 위해서는 앞서 설명드린 Bosch Etch 공정에 대한 이해가 필수적입니다. 아직 이전 포스팅을 확인하지 않으셨다면, 먼저 읽어보시기를 권해드립니다.

https://tomisemiconductor.tistory.com/16

Defect의 명칭은 참고한 논문에서 사용한 용어를 그대로 따온 것입니다. 따라서 본 포스팅에서 사용한 Defect 이름은 특정 논문의 표현이며, 상황이나 논문에 따라 다른 용어로 명명될 수 있다는 점 참고 부탁드립니다. 제가 참고한 논문은 아래와 같습니다.

① A study of the mechanisms causing surface defects on sidewalls during Si etching for TSV ② Optimization of TSV Leakage in Via-Middle TSV Process for Wafer-Level Packaging

1. 공정(Bosch Etch)에 의한 Defect

(1) Upward Surface defect

해당 불량은 ② Passivation Removal 단계에서 하부와 측벽의 경계면에 존재하던 Passivation Polymer가 제거되면서 발생합니다. 이후 Si Etch 시 해당 부위가 손상을 입어 표면이 거칠어지고, 불균일한 프로파일이 형성됩니다. Etch 이후 다시 Passivation을 진행하더라도, 이미 거칠어진 표면에서는 Passivation이 균일하게 형성되지 않아 표면 상태가 지속적으로 거칠어지게 됩니다.

(2) Downward Surface defect

해당 불량은 ① Passivation 단계에서 ③ Si Etch로 전환되는 시점에, 챔버 내에 잔류한 Passivation Polymer가 Etch를 방해하면서 발생합니다. 이전 포스팅에서 잠시 언급하였듯이 Si Etch를 위한 [F] Radical이 Polymer와 결합하여 Si Etch가 제대로 이루어지지 않습니다. 따라서 Etch 초기에는 잔류 Polymer로 인해 거친 프로파일이 형성되며, Etch가 계속 진행되면서 Polymer가 제거되어 점차 정상적인 프로파일로 회복됩니다. 하지만 Etch 초기에 형성된 거친 표면은 그대로 남아 결함으로 이어질 수 있습니다.

(3) Sponge-like surface defect

해당 불량은 ① Passivation 단계에서 Polymer 내부에 발생한 Void로 인해 발생합니다. Void가 존재하는 영역은 Polymer 두께가 얇게 되고, 이후 Si Etch 시 충분히 측벽을 보호하지 못해 표면에 Damage가 발생하게 됩니다. 이로 인해 전체적으로 스폰지 형태의 거친 프로파일이 형성됩니다.

2. Si Wafer BMD에 의한 Si Fin defect

(1) Si Fin defect 형성 매커니즘

해당 Defect은 공정 기인성이 아닌, 실리콘 웨이퍼 원자재에 의해 발생하게 됩니다. 실리콘 웨이퍼 내에는 실리콘 단결정 잉곳 성장 과정동안 주입된 산소가 존재합니다. 실리콘 웨이퍼 내 산소는 Interstitial Oxygen 형태로 존재하다가 고온 공정으로 인해 산소 침전물 (Oxygen Precipitates, SiO2)로 변하게 됩니다. 이를 Bulk Micro Defect (BMD)라고 부르게 됩니다. 

Si Etch는 SF₆ 가스를 이용하여 실리콘을 선택적으로 제거하는 공정입니다. 따라서 TSV Etch 중에 BMD(Bulk Micro Defect) 영역을 만나게 되면, 해당 부분이 정상적으로 식각되지 않게 됩니다. 그 결과, TSV 하부에 실리콘이 잔존하는 Fin 형태의 Defect이 발생하게 됩니다. 이러한 Defect는 후속 Barrier Metal 및 ECP Cu 공정에서 불량을 유발하고 Cu가 TSV 외부로 Diffusion되는 문제가 발생하게 됩니다.

(2) Si Fin defect 개선 방안

Si Fin Defect의 근본적인 개선 방안은 Wafer 내 [O] 농도가 매우 낮은 Wafer를 사용하는 것입니다. 그러면 BMD 형성이 감소하고 Si Fin Defect을 개선할 수 있습니다. 실제로 한 논문에서 BMD Density가 작을수록 TSV Si Fin Defect이 개선되어 TSV Leakage가 감소한다는 결과를 볼 수 있었습니다.

하지만 BMD는 TSV Defect의 원인이 되기도 하지만, 동시에 Wafer 내 금속 불순물을 포획하는 역할도 합니다. 금속 불순물이 Wafer 내부로 침투하면, 높은 확산 계수로 인해 자유롭게 이동하게 됩니다. 이때 Wafer Bulk에 존재하는 BMD와 결합하면서 금속 산화물 형태로 고정됩니다. 이렇게 결합된 금속 불순물은 에너지적으로 안정된 상태, 즉 Potential Well(에너지 우물)에 갇히게 되어 다시 확산되기 어려워집니다. 이러한 현상을 Intrinsic Gathering이라 부릅니다.

금속 불순물은 디바이스 성능을 감소시킬 수 있습니다. Si Bandgap 내에 에너지 준위를 형성하여 Trap을 형성할 수 있고, 이로 인해 캐리어를 산란시켜 Mobility를 감소시킬 수 있습니다. 또한, Gate Oxide 내부로 침투하여 TDDB(Time-Dependent Dielectric Breakdown)나 Vt 변화를 유발할 수도 있습니다. 따라서 BMD를 통해 금속 불순물을 포획하는 것은 소자 특성에 매우 중요합니다.

따라서 BMD 농도를 줄이기 어렵다면, Denuded Zone을 형성하여 Si Fin Defect을 개선할 수 있습니다. Denuded Zone(DZ)은 BMD가 존재하지 않는 영역을 의미하며, 만약 DZ가 TSV 깊이보다 깊은 웨이퍼를 사용한다면 TSV가 BMD의 영향을 받지 않게 되어 Si Fin Defect을 개선할 수 있습니다.

3. TSV Profile 불량에 따른 신뢰성 문제

위에서 소개한 공정 및 BMD에 의한 TSV Profile 불량은 신뢰성 문제와 연결됩니다. TSV Etch 이후 Dielectric Depo → Barrier Metal Depo → Cu ECP 공정 순으로 진행되는데 Dielectric이나 Barrier Metal이 제대로 증착되지 않아 Cu Diffusion이 발생할 수 있습니다. 따라서 소자의 수명이 저하되게 됩니다.

안녕하세요. 저는 성균관대 산학협력단에서 진행하는 "반도체 설계 재직자 과정" 수업을 수강하였습니다. 재직자 과정은 회사 고용보험에 등록되어 있는 인원들에 한해서 신청이 가능하며, 재직자라는 점을 고려하여 매주 토요일에 수업이 진행되었습니다. 점심 제공 및 주차도 가능하여 교육 수강에 불편함이 전혀 없었습니다. 간단한 교육 정보들은 아래와 같습니다.

• 강의 일정 : 24.10.19 ~ 24.12.21 (10주), 매주 토요일 10시-17시
• 강의 내용 
  1. 반도체 디자인 룰 및 DRC 검증 (4주)
  2. 반도체 소자 구조, 동작 및 특성 (3주)
  3. 반도체 회로설계 (3주)
• 수료 기준 : 전체 출석률 80% 이상
• 위치 : 판교 경기스타트업 캠퍼스 / 분당 킨스타워

해당 과정에는 다양한 직무의 재직자가 수강하였습니다. 10주간 수업을 들어보았을 때 해당 강의는 반도체 공정 관련 직무에서 업무하는 사람에게 더 의미가 있을 거 같습니다. 회로 설계 업무를 기존에 하시는 분은 해당 과정이 쉬울 수 있습니다. 하지만 공정 관련 업무를 하시던 분들은 공정 이전의 업무에 대해 알기 어려운데, 해당 강의를 통해 반도체 공정으로 오기 전, 설계 단계에서 진행하는 업무들에 대해 이해할 수 있을 것 같습니다.

아쉬운 점은 강의의 구성 중 마지막 강의인 "반도체 회로설계"였습니다. 앞선 강의는 Cadence 툴 실습을 기반으로 하였기 때문에 처음 보는 내용이지만 천천히 따라갈 수 있었습니다. 하지만 마지막 "반도체 회로설계" 과목은 공정 및 소자 업무를 하시는 분들은 따라가기가 어려웠던거 같습니다. 그럼에도 불구하고 해당 강의를 통해 많은 것을 배울 수 있었고, 강의해주시는 교수님들의 수준도 높아 직무 및 현업에서 있는 이슈에 대해 조언을 구하시는 분들도 계셨습니다.

고민 중인 분이 계신다면 강력 추천드립니다!!

각 강의에 대해 간단히 요약해보겠습니다. "반도체 디자인 룰 및 DRC 검증" 강의에서는 회로를 설계한 뒤, 이를 실제 반도체 공정에 적용하기 위한 디자인 과정을 학습하였습니다. Design Rule에 대해 이해한 후, Cadence 툴을 활용하여 회로를 설계하고, DRC(Design Rule Check) 검증을 통해 공정 규칙 위반 여부를 확인하는 과정을 실습하였습니다. Design Rule이란 반도체 회로를 실제 공정으로 옮길 때 필수적인 규칙입니다. 이 규칙을 기반으로 디자인하게 되며, 디자인한 회로가 규칙에 위배되었는지 확인하는 과정을  DRC 검증이라고 합니다. 그리고 마지막으로 디자인 된 공정과 실제 회로가 동일한지 확인하는 LVS (Layout vs. Schematic) 과정까지 실습하였습니다. 주요 내용은 다음과 같습니다.

1. Design Rule의 이해 : Design Rule은 반도체 공정에서 반드시 따라야 하는 설계 규칙으로 Space, Width, Overlap, Enclosure 등의 항목으로 구성됩니다. 각 공정 및 Mask Layer마다 이 항목들에 대한 구체적인 규칙이 정해져 있습니다.

2. 인버터 Schematic 설계 및 시뮬레이션 : NMOS에 비해 PMOS의 전류가 작기 때문에, PMOS의 Width를 변수로 설정하여 인버터 시뮬레이션을 수행하였습니다. 이를 통해 적절한 PMOS Width를 도출하였습니다(~2배).

3. DRC/LVS 검증 실습 : 시뮬레이션 결과를 바탕으로 선정한 PMOS Width로 Layout을 설계한 후, DRC 검증을 통해 Design Rule을 충족하는지 확인하였습니다. 그리고 Layout과 Schematic이 일치하는지 확인하는 LVS 과정까지 실습하였습니다.

"반도체 소자 구조, 동작 및 특성" 강의에서는 기본 MOSFET 구조부터 소자 특성, 다양한 디지털 회로에 대해 학습하였습니다. 또한 Inverter 이외에도 NAND, NOR 회로를 설계해보았습니다. 이 중 공정 엔지니어가 알면 좋을 개념을 정리해보았습니다.

1. NAND 게이트는 PMOS가 병렬, NMOS가 직렬로 연결되어 있으며, NOR 게이트는 PMOS가 직렬, NMOS가 병렬로 연결되어 있습니다. 일반적으로 PMOS가 NMOS보다 동작 속도가 느리기 때문에, 회로의 전체 속도에 PMOS의 연결 구조가 큰 영향을 줍니다. PMOS가 직렬로 연결되어있을 경우, PMOS가 모두 켜져야 출력이 "1"이 될 수 있기 때문에 상대적으로 속도가 느립니다. 따라서 NOR 게이트의 경우, NAND 게이트 대비 더 느리게 동작합니다.

2. 정전기(ESD)와 같은 높은 전압으로부터 소자를 보호하기 위해 제너 다이오드가 활용됩니다. 이 제너 다이오드는 도핑 농도를 조절하여 Breakdown Voltage를 설계할 수 있으며, 소자의 안정성을 확보하는 데 중요한 역할을 합니다.

3. Latch-up 현상을 방지하기 위해서는 Layout 상에서 Body를 충분히 가까이에서 접지해주는 것이 중요합니다. 이를 위해 N tap 영역에 대한 Design Rule이 정해져 있으며, 해당 규칙을 준수하지 않으면 Latch-up에 의해 소자의 안정성이 떨어질 수 있습니다.

4. 스페이서는 절연 물질로서 처음에는 LDD(Lightly Doped Drain) 구조 형성을 위해 사용되기 시작했습니다. 하지만 동작 전압도 낮아지면서, 채널 전계가 줄어들어 HCI(Hot Carrier Injection) 문제 발생 가능성도 줄어들게 되었습니다. 그 결과 예전처럼 스페이서가 강력한 역할을 하지는 않지만, 여전히 중요한 공정 요소로 남아 있습니다.

실제 해당 강의에서 배운 내용이 실무에서 활용되었습니다. 제가 맡은 제품의 NOR 회로의 Delay가 증가하였고, 해당 원인을 파악하던 중 NAND 회로의 Delay는 상대적으로 변화가 적었다는 사실을 추가로 알게 되었습니다. 이를 통해 "혹시 PMOS 소자 성능이 저하된게 아닐까?"라는 생각을 하게 되었고 실제로 PMOS의 전류가 감소하였다는 사실을 확인하였습니다. 수업에서 배웠던 지식을 그대로 실무에 활용할 수 있었습니다.

Removal Poly Gate (RPG) 공정 중 발생할 수 있는 Poly residue 불량에 대해 포스팅해보겠습니다. Poly Residue 불량은 FinFET 공정의 주요한 불량입니다. 제가 참고한 논문은 아래와 같습니다.

Using Post Etch Treatment (PET) to Resolve Poly Residue Defect Issue of Dummy Poly Removal (DPR) in hi-K Metal Gate Processing

1. Removal Poly Gate (RPG) 공정 도입 배경

Removal Poly Gate (RPG) 공정은 Gate Last 공정에서 새롭게 도입된 방식입니다. Metal Gate를 형성하기 전에 amorphous 실리콘으로 Dummy Gate를 먼저 만들어 주는 구조이며, 이후 Source/Drain을 형성하고 Poly Open CMP 공정을 통해 상부의 Nitride를 제거한 뒤, Dummy Gate 내부의 amorphous Si을 제거하고 Metal Gate를 형성하게 됩니다. 이와 같은 Gate Last 방식은 고온 Source/Drain Anneal 이후에 게이트를 형성하기 때문에 기존 Gate First 방식에 비해 고온 공정으로부터 Hi-K/Metal Gate을 보호할 수 있어, 공정 안정성과 성능 면에서 장점을 갖고 있습니다.

2. Removal Poly Gate (RPG) 공정

Dummy Poly Gate 제거는 일반적으로 Dry Etch와 Wet Etch를 함께 적용하는 하이브리드 방식으로 진행됩니다. 먼저 플라즈마 식각 공정을 통해 Cl₂, HBr, NF₃ 등의 가스를 이용해 Dummy Poly를 대부분 제거한 뒤, TMAH (Tetramethyl Ammonium Hydroxide)를 사용하는 습식 식각으로 잔여 Si을 제거하게 됩니다. Dry Etch만으로 모든 Dummy Poly를 제거하려 할 경우, Fin 영역에 물리적 손상을 줄 수 있으며 이는 소자 성능 저하로 이어질 수 있습니다. 따라서, 식각 효율과 Fin 보호를 동시에 만족시키기 위해 두 방법을 병행하는 하이브리드 방식이 일반적으로 사용됩니다.

3. Removal Poly Gate (RPG) 공정에서 발생하는 불량

공정 진행 중 다양한 불량이 발생할 수 있습니다. 대표적인 불량은 Poly residue defect입니다. 다양한 원인이 있지만 해당 논문에서는 플라즈마 식각 이후 amorphous Si 표면에 Si-O Layer가 형성되어 후속 Wet Etch 공정을 방해하며, 결과적으로 Poly residue defect을 유발하게 된다고 기술되어 있습니다. 이러한 문제를 해결하기 위해 최근에는 Post Etch Treatment(PET) 공정을 Dry Etch 이후에 추가하는 방식이 제안하였습니다. PET는 Si-O Layer를 제거함으로써 Wet Etch의 효율을 높이고, 동시에 Gate Trench 내부에 잔류한 Cl, F, Br 등의 Radical을 활성화시켜 Poly 제거를 더욱 원활하게 합니다.

다른 논문에서는 Dummy Gate 형성 후 Source/Drain 공정 중 높은 온도(700-1000°C)로 인해 Amorphous Si에서 Poly-Crystalline Si으로 변하면서, Etch Rate이 감소하여 Poly residue가 발생할 수 있다고 소개하였습니다. 아래는 해당 문제를 인지하고 해결하는 방법에 대한 특허 중 일부를 발췌하였습니다 (US20180033874A1, UMC).

이 외에도 레이아웃 구조상 Gate Extension이 짧은 영역에서 Poly residue가 발생하는 경우가 있습니다. 이를 방지하기 위해 Gate Extension을 확보할 수 있도록 Gate Cut Last 공정을 적용하여 개선할 수 있습니다. 이에 대한 내용은 앞선 포스팅에서 다룬 바 있습니다. https://tomisemiconductor.tistory.com/14

결론 및 의견

Poly Residue Defect은 FinFET 공정에서 발생하는 주요 불량 중 하나로, 해당 불량은 소자의 많은 부분에 영향을 미치게 되며, 수율 손실을 유발합니다. 가장 대표적인 영향은 Vt(임계 전압)의 변화입니다. FinFET 공정에서는 Metal Workfunction을 조절하여 Vt를 설정하는데, NMOS는 Workfunction을 낮게, PMOS는 높게 조절함으로써 낮은 Vt를 형성할 수 있습니다.

하지만 Poly Residue로 인해 Metal이 제대로 채워지지 않으면, 의도한 Vt보다 높거나 낮게 변화하게 됩니다. 특히 Vt mismatch가 중요한 소자에서는 이로 인해 Speed 불량이나 Vmin 불량이 발생할 수 있으며, Vt 변화가 심할 경우 Function 불량까지 이어질 수 있습니다. 자세한 내용은 이전 포스팅을 참고해주시기 바랍니다.  https://tomisemiconductor.tistory.com/6

오늘은 수율 예측 모델에 대해 정리해보겠습니다. 수율을 정확하게 예측하는 것은 매우 중요한 작업입니다. 특히 고객사를 유치해야 하는 Foundry 기업에서는 수율 데이터를 통해 공정의 성숙도를 어필하는 것이 핵심 전략 중 하나입니다. 고객사 입장에서도 예상 수율을 기반으로 Wafer 주문량을 결정하기 때문에, Foundry 기업은 신뢰할 수 있는 수율 정보를 제공하는 것이 필수입니다. 이 때문에 TSMC와 같은 주요 Foundry 기업들은 세미나 등 공식 발표 자리에서 꾸준히 수율과 관련된 D₀ 데이터를 공개하고 있습니다.

수율을 예측하는 방법에는 다양한 모델이 존재합니다. 이번 포스팅에서는 여러 수율 모델과 각각의 모델이 적절하게 적용되는 사례에 대해 설명하겠습니다. 참고한 논문은 아래와 같습니다.

Yield Modeling and Analysis

1. Yield Loss 종류

수율 손실은 크게 Line Yield와 Die Yield로 나눌 수 있습니다. Line Yield는 RCP를 잘못 적용하거나 공정 단계(Process Step)를 건너뛰는 등, 큰 공정 상 문제에 의해 발생하는 손실을 의미합니다. 이러한 손실은 전기적 특성 테스트나 Inline 계측을 통해 확인할 수 있습니다. 쉽게 말해, 라인 내에서 발생하는 큰 문제로 인해 샘플링 검사인 전기적 특성 테스트나 Inline 계측에서 불량이 발견되는 경우입니다.

반면, Die Yield는 주로 작은 Defect에 의해 발생합니다. 이 작은 Defect들은 단락(short), Pinhole, Step coverage 문제로 인한 오픈(open) 결함, 스크래치 등 다양한 형태를 포함합니다. 이러한 Defect은 일반적으로 웨이퍼 표면에 무작위로 분포한다고 가정하고, 웨이퍼 단위 면적당 Defect 수는 D₀(Defect 밀도)로 표현됩니다. Die 내에 Defect이 하나라도 존재하면 그 Die는 동작하지 않는다고 가정했을 경우, Die가 정상 동작할 확률은 다이 면적 내에 Defect이 전혀 존재하지 않을 확률과 같다고 할 수 있습니다. 따라서 Die 면적이 커질수록 Defect을 포함할 가능성이 높아져 수율이 낮아지게 됩니다. 따라서 Die 면적에 따라 수율이 달라지기 때문에 D₀로 제품의 성숙도를 표현하게 됩니다. 이 부분이 바로 수율 모델의 기초 가정이 됩니다.

Die Yield Loss는 Defect으만으로 발생하지 않습니다. Edge Loss가 그 대표적인 예입니다. 웨이퍼 중앙부에서는 박막 두께가 잘 제어되지만, 웨이퍼 가장자리에서는 두께 제어가 불량해 수율 손실이 발생할 수 있습니다. 그러나 전기적 특성 테스트나 Inline 계측은 일반적으로 웨이퍼 중앙 및 중간 영역에 있는 Die만 샘플링 대상으로 삼기 때문에, Edge Die에 대한 문제는 제대로 포착되지 않고, 결과적으로 Die 수율 손실로 나타납니다. 이 경우, Ramdom Defect에 의한 손실은 아니지만 Die Yield Loss에 포함되며 Systematic Yield Loss로 구분할 수 있습니다.

2. Ramdom Defect related Yield Model

(1) Poisson Model (푸아송 모델)

Poisson Model은 푸아송 분포를 기반으로 합니다. Die 당 Defect의 개수가 평균 D₀라고 할 때, 푸아송 분포에 의해 확률 분포가 정의됩니다. 앞서 언급한 첫 번째 가정, 즉 Defect이 0개일 때 정상적인 Die가 된다는 가정에 따르면, Defect이 0개일 확률은 k값에 0을 대입하여 계산할 수 있습니다. Die 당 Defect은 Defect Density와 Die 면적의 곱이므로, 이를 수식으로 표현하면 아래와 같습니다. 반도체는 여러 공정 단계를 거쳐 만들어지므로, 각 공정 Step 별로 이를 확장하면 제일 마지막 식을 얻을 수 있습니다.

Poisson 수율 모델은 Die 면적이 작을 때(A ≤ 0.25 ㎠)와 Die 당 Defect 수가 적을 때(D₀A < 1.0) 정확한 수율 예측이 가능합니다. 하지만 Die 면적이 큰 경우에는, 후에 설명할 이유로 인해 Die 수율을 과소평가하는 경향이 있습니다.

(2) Bose-Einstein Model

Poisson 모델은 앞서 얘기한 것처럼 Die 면적이 클 경우 수율을 과소평가하는 경향이 있습니다. Die 면적이 커지면 하나의 Die 위에 두 개 이상의 Defect이 발생할 확률이 높아지게 됩니다. 하지만 Poisson 분포는 Defect이 균일하게 분포한다고 가정하기 때문에, Defect이 두 개 생기면 두 개의 Die가 각각 죽는 것으로 해석합니다. 실제로는 하나의 Die 안에 Defect이 몰려 있을 수 있는데도 이를 고려하지 않기 때문에, 결과적으로 수율을 과소평가하게 됩니다.

또한 Wafer나 LOT에 따라 Defect 밀도가 달라집니다. 이 문제를 해결하기 위해 Defect 밀도가 확률 분포 f(D)를 따른다고 가정합니다. Defect 밀도가 평균적으로 D₀인 지수 분포를 따른다고 가정하면, Bose-Einstein 모델이 나오게 됩니다. Bose Einstein 모델에는 n이라는 새로운 개념이 추가됩니다. 핵심 아이디어는 Defect은 공정이 어려운, 즉 크리티컬한 레이어에 집중된다는 점입니다. 예를 들어 동일한 Die 면적을 가진 두 제품이라 하더라도 작은 Metal Line을 사용하는 경우, 넓은 Metal Line을 사용하는 제품보다 수율이 더 낮을 것입니다. 이러한 차이를 반영하기 위해 n이라는 Factor를 도입하여 Critical한 Mask Layer를 고려해 수율을 예측하게 됩니다.

3. Systematic Yield Loss

Ramdom Defect에 의한 Yield Model은 위에서 소개한 것 처럼 다양한 모델이 있습니다. 이러한 Random Defect에 의한 Yield Loss는 Die 면적에 영향을 받습니다. 하지만 Systematic Yield Loss는 아래와 같이 반복적이거나 위치/패턴에 의한 불량으로 Die 면적에 영향 받지 않습니다.

• Lithography Misalignment: 포토 공정에서의 정렬 오차로 인한 수율 저하
• Etching Uniformity : 식각 공정이 웨이퍼 전체에 균일하지 않아 발생하는 수율 저하
• Layout Effect : 특정 레이아웃 패턴에서 발생하는 수율 저하

즉, DLY(Defect Limited Yield)는 Ramdom Defect에 의한 수율과 Systematic 불량에 의한 수율의 곱이 됩니다. Ramdom Defect에 의한 수율을 Poisson 모델로 가정한다면 아래와 같이 Die Area에 선형성을 가지게 되고 이때 Y 절편이 Systematic Yield Loss가 됩니다.

결론 및 의견

최근 반도체 제품들은 공정이 복잡해지고 Die Size가 커지면서 Bose-Einstein Model을 주로 적용하고 있습니다. Bose-Einstein Model에서 N factor는 각 레이어의 Defect가 수율에 미치는 상대적인 영향을 나타내는 중요한 개념으로, 공정의 복잡도에 따라 달라집니다.

N factor가 증가하는 이유는 주로 두 가지 요인에서 발생합니다. 첫째, 공정이 더욱 미세화되면서 각 레이어가 크리티컬하게 변하고, 둘째, 공정이 추가되면서 해당 레이어에서 발생하는 Defect이 수율에 미치는 영향이 커지기 때문입니다. 예를 들어, 동일한 Defect이 7nm 공정에서는 발생해도 문제가 되지 않지만, 3nm 공정에서는 Metal Bridge를 유발하여 수율에 큰 영향을 미칩니다. 이로인해, 해당 레이어에서 발생하는 Defect이 더 크리티컬하게 작용하여 N factor가 증가하게 됩니다.

따라서, 오래된 공정일수록 크리티컬한 레이어가 적고 Step 수도 적기 때문에 N factor가 상대적으로 작아집니다. 반면, 3nm와 같은 최신 공정에서는 더 많은 크리티컬 레이어와 새로운 Step이 추가되면서 N factor가 커지게 됩니다.

한가지 경험을 공유하자면, 제가 맡은 제품에서 Bose-Einstein 모델을 사용하여 수율을 추정했을 때 예상 수율과 실제 수율 간의 차이가 크게 발생했습니다. 이를 분석한 결과, Chip 내 회로에 따라 Defect 민감도 즉, N-factor가 달라진다는 사실을 발견했습니다. 예를 들어, 디지털 회로는 Metal Line pitch가 작아 N-factor가 높았고, 반면에 아날로그 회로는 N-factor가 상대적으로 낮았습니다. 그런데 기존에는 디지털 회로를 기준으로 일괄적으로 수율을 예측했기 때문에 수율이 낮게 추정되었습니다. 이처럼 회로별로 N-factor가 다를 수 있습니다.

High-k/Metal Gate의 도입을 통해 EOT(등가 산화막 두께)를 1nm 이하로 줄이면서도 게이트 누설 전류를 효과적으로 감소시킬 수 있었습니다. 그러나 지속적인 소자 스케일링이 요구되면서 다양한 신뢰성 문제가 발생하고 있습니다. 여기서 ‘신뢰성’이란 소자가 오랜 시간 동안 안정적으로 동작할 수 있는지를 의미하며, 대표적인 신뢰성 이슈로는 NBTI(Negative Bias Temperature Instability), TDDB(Time-Dependent Dielectric Breakdown) 등이 있습니다. 이번에는 다양한 신뢰성 항목 중 "Gate Oxide TDDB"에 대해 정리해보겠습니다. 제가 참고한 논문은 아래와 같습니다.

TDDB characteristic and breakdown mechanism of ultra-thin SiO2/HfO2 bilayer gate dielectrics

1. Gate Oxide TDDB(Time-Dependent Dielectric Breakdown)

TDDB(Time-Dependent Dielectric Breakdown)는 일정한 전압 하에서 게이트 산화막(Gate Oxide)이 얼마나 오랜 시간 동안 견딜 수 있는지를 평가하는 신뢰성 항목입니다. 특히, nMOSFET에서 pMOSFET보다 더 큰 게이트 터널링 전류가 발생하는 경향이 있습니다. nMOSFET에서 Barrier 높이가 상대적으로 낮아, 전자가 기판에서 유전체층을 더욱 쉽게 터널링할 수 있기 때문입니다.  

2. Gate Oxide TDDB 매커니즘

High-k 유전체는 기본적으로 Trap(결함 상태)이 많이 존재하는 물질입니다. 이러한 Trap들은 게이트 절연막의 Breakdown(절연 파괴)을 가속화하는 주요 원인으로 작용합니다. Breakdown은 일반적으로 아래의 세 가지 단계로 구분됩니다.

1. Soft Breakdown (SBD) : 초기 단계로, 새로운 Trap이 형성되면서 게이트 전류가 점진적으로 증가하는 구간입니다. 이 시기에는 대부분의 전류가 Gate Direct Tunneling에 의해 발생합니다.
2. Progressive Breakdown (PBD) : Trap 내부에서 전하(Charge)의 Trap/Detrap 현상이 반복되며 전류가 불규칙하게 요동치는 단계입니다. Trap이 전하를 잡으면 전류가 흐를 수 있는 통로가 일시적으로 막히고, Detrap이 일어나면 다시 전류가 흐르게 됩니다. 이 시점부터는 Trap-Assisted Tunneling (TAT)이 주요 전류 경로로 작용하게 됩니다.
3. Hard Breakdown (HBD) : Trap의 밀도가 임계값에 도달하면서 절연막에 급격한 손상이 발생하고, 본격적인 Breakdown이 일어나는 단계입니다.

이를 쉽게 도로로 비유하면, 초기에는 국도(Gate Direct Tunneling)만 이용 가능하기 때문에, 고속도로(Trap-Assisted Tunneling)가 공사 중이라 하더라도 전체 전류(통행량)에는 큰 영향을 미치지 않습니다. 그러나 시간이 지나면서 Trap이 점차 형성되고, 고속도로가 일부 개통되기 시작하면, 점점 더 많은 전류가 그 경로를 이용하게 됩니다. 이 단계에서는 고속도로에 약간의 공사 및 정체 (Trap/Detrap 동작)만 생겨도 전체 전류가 민감하게 요동치게 됩니다. 결국 고속도로가 충분히 확장되면, 전류는 급격히 증가하게 되며 이는 Hard Breakdown으로 이어질 수 있습니다.

3. Gate Oxide TDDB 신뢰성 기준

TDDB(Time-Dependent Dielectric Breakdown)를 측정할 때에는 명확한 기준이 필요합니다. 해당 논문에서는 아래의 조건으로 실험을 진행하였으며, 이러한 기준은 제품의 특성이나 사용 환경에 따라 달라질 수 있습니다. 일반적으로는 제품의 사용 전압보다 10~20% 높은 전압에서 TDDB 평가를 수행하는 것이 통상적입니다. 예를 들어, 사용 전압이 1.0V인 제품이라면 1.2V에서 TDDB 테스트를 진행하게 됩니다.

• 전압 : 2.2 / 2.3 / 2.4 / 2.5V
• 온도 : 25℃
• Breakdown 기준 : 초기 전류보다 10배 이상 높아졌을 때, Gate 전류 Ig(t)>10*Ig(0)

하지만 이 논문에서는 다양한 전압에서 TDDB를 측정하였는데, 이는 가속 모델(Acceleration Model)을 적용하기 위한 목적입니다. 실제 사용 전압 수준에서 평가를 진행하면 너무 오랜 시간이 소요되기 때문에, 더 높은 전압에서 먼저 데이터를 측정하고, 가속모델을 통해 사용 전압에서의 신뢰성 수명을 예측하는 방식입니다. 예를 들어, 1.2V에서 평가하고자 하지만 시간이 너무 오래 걸리는 경우, 1.6V나 2.0V와 같이 더 높은 전압에서 실험을 수행한 후, 가속 모델을 통해 1.2V 조건에서 TDDB 기준을 만족하는지를 판단할 수 있습니다. 이러한 방식은 평가 시간을 단축시키면서도 실제 동작 조건에서의 신뢰성 확보 여부를 판단할 수 있는 효율적인 방법입니다. 해당 부분은 뒤에 자세히 얘기하겠습니다.

동일한 전압 조건에서 여러 번의 실험을 진행한 후, 해당 결과를 위와 같이 Weibull 분포로 변환하여 분석할 수 있습니다. Weibull 분포는 크게 두 가지 주요 매개변수로 구성됩니다.

• 형상(Shape) 모수 : 그래프의 기울기 및 형태를 결정하는 값으로, 흔히 k 값으로 표현됩니다. k 값이 작을수록 사용 초기에 고장이 발생한다는 것을 의미합니다. 일반적으로 0<k<1 사이로 작을 때, 고장이 사용 초기에 발생한다고 해석하며, 클수록 고장이 늦게 발생하며 분포 곡선이 오른쪽으로 이동하게 됩니다.
• 척도(Scale) 모수 : 데이터의 63.2 백분위수를 의미하며, TDDB 특성을 대표하는 기준 값으로 활용됩니다. 예를 들어, “해당 소자의 TDDB 특성에서 63.2%가 고장나는 시점은 000이다”라고 설명할 수 있습니다.

이러한 분석을 통해 해당 제품의 TDDB 특성을 보다 정량적으로 파악할 수 있습니다. 논문에서 실험을 통해 얻은 형상 모수는 0.87로 나타났으며, 이는 상대적으로 초기 고장 확률이 높은 분포를 의미합니다. 이러한 초기 고장의 주요 원인은 High-k 유전체 내에 자연적으로 존재하는 Trap(결함)으로 논문에서 얘기하고 있습니다. 즉, "이미 형성된 Trap으로 인해 초기 단계에서 쉽게 고장이 발생한다"고 해석할 수 있습니다.

4. 가속 모델

앞서 말했듯이 평가 시간을 줄이기 위해 높은 전압, 높은 온도로 평가합니다. 따라서 평가 이후 실제 기준 전압으로 변환하는 과정이 필요합니다. 이때 변환하는 모델을 가속 모델이라고 합니다. 가속 모델은 E, 1/E, Power-Law model 등 다양하게 있습니다. 가속모델은 TDDB가 발생하는 매커니즘에 따라 다르게 적용합니다. 해당 논문에서는 보수적인 수명계산을 위해 E-model을 적용하였고, 1.6V, 25℃ 조건 하에서 10년을 보장한다는 결과를 얻었습니다.

결론 및 의견

정리하자면, 신뢰성 평가에서는 일반적으로 동작 조건보다 높은 전압에서 테스트를 진행한 후, 실제 조건으로 변환해 수명을 예측합니다. 예를 들어, 동작 전압이 1.0V인 제품의 경우 “1.2V 조건에서 하위 0.1% 수명이 최소 10년 이상”이라는 기준을 설정할 수 있습니다. 여기서 하위 0.1% 수명이라는 것은, 전체 제품 중 가장 취약한 소수의 소자까지도 10년을 버틸 수 있어야 한다는 의미입니다.

평가 과정은 다음과 같습니다. ①우선 2.5V와 같은 고전압 조건에서 가속 시험을 진행하고, 고장 시점을 수집합니다. 이후 ② Weibull 분포를 적용해 하위 0.1%의 수명을 계산합니다. 이렇게 얻은 데이터를 바탕으로, ③전압 가속 모델(E-model, 1/E-model, 혹은 경험적 power-law 모델 등)을 사용하여 실제 동작 조건인 1.2V로 환산합니다.

이렇게 비교한 두 제품 중, 제품 1의 경우 1.2V 기준에서 예측 수명이 9년으로 나타났습니다. 기준은 10년이기 때문에, 제품 1은 Fail로 판정됩니다. 이러한 평가 방식은 제품의 내구성을 수치화하고, 설계와 공정의 안정성을 확보하는 데 핵심적인 역할을 합니다.

제품 1은 TDDB(Time-Dependent Dielectric Breakdown) 테스트를 통과하지 못했기 때문에, 공정을 개선시켜 TDDB를 통과해야만 제품 판매가 가능합니다. 이와 같은 경우, 공정 개선을 위한 가장 간단한 방법 중 하나는 High-k Oxide의 두께를 증가시키는 것입니다. Gate Oxide의 TDDB 특성과 두께는 매우 밀접한 관계를 가지고 있습니다. 실제로 논문에서는 “HfO₂에서는 0.98nm마다 1개의 트랩(trap)이 존재할 경우 breakdown이 발생한다”라고 명시하고 있습니다. 이는 곧, 유전체의 두께가 증가할수록 트랩이 연속적으로 연결되어 전류가 흐를 수 있는 경로(percolation path)가 형성되기 어려워지고, 그만큼 breakdown이 지연된다는 의미입니다. 따라서 유전체 두께를 증가시키는 것만으로도 TDDB 수명을 효과적으로 늘릴 수 있으며, 제품의 신뢰성 확보에 유리한 방향으로 작용합니다. 하지만 Gate Oxide 두께가 증가하면 Vt Slow, Idsat 감소 등 소자 특성이 변하기 때문에 해당 부분을 꼭 확인해야 합니다.

이전 포스팅에서 Vt mismatch가 유발하는 Parametric 불량에 대해 알아보았습니다. 이번에는 근본적으로 Vt mismatch가 왜 발생하는지, 그 중에서도 RDF(Random Dopant Fluctuation)에 대해 알아보겠습니다. https://tomisemiconductor.tistory.com/20

RDF(Random Dopant Fluctuation)에 관해 설명한 논문과 Pelgrom Plot에 대해 설명한 논문을 참고하였습니다.

A Review on Random Dopant Fluctuation Impact on Within-Die Variation

1. RDF(Random Dopant Fluctuation)

Vt에 영향을 주는 Random variation의 주요 원인은 크게 두 가지로 문헌에서는 구분하고 있습니다. 하나는 채널 공핍 영역의 불균일한 도핑 주입으로 인해 임계 전압이 영향을 받는 것이고, 다른 하나는 Photo 공정의 산포(LER, LWR) 등으로 Gate 길이가 영향 받는 것 입니다. RDF란, 반도체 트랜지스터 채널에 Dopant의 양이 정확히 제어되지 못하는 현상입니다. Poisson(푸아송) 분포를 따르게 되며 확률적으로 일부 원자들은 채널에 주입되지 못하게 됩니다.

쉽게 말하면 1000개를 채널에 이온 주입을 하면 실제 채널에 들어간 Dopant는 1000개 일수도 있고, 997개 일수도 있고, 1003개 일수도 있습니다. 이러한 확률적인 현상에 의해 Vt Random variation(mismatch)이 발생하게 됩니다.

2. Dopant 양에 따른 RDF 영향성

채널 내 Dopant 분포는 푸아송(Poisson) 분포를 따르게 됩니다. 그에 따라 총 Dopant 수가 적을수록 통계적 산포는 더 커지게 됩니다. 다시 말해, Dopant를 적게 주입할수록 RDF(Random Dopant Fluctuation)가 발생한 Dopant의 비율 변동이 커진다. 예를 들어, RDF가 발생할 확률이 평균적으로 0.1%라고 가정하면, 총 Dopant 수가 적은 경우에는 전체 Dopant의 1% 이상에서 RDF가 발생할 가능성이 상대적으로 높아집니다. 따라서 Dopant 수가 적을수록 RDF의 영향이 더 크게 나타나게 됩니다. 기본적인 방향성을 바탕으로 논문의 결과를 해석하면 아래와 같습니다.

① 32nm 공정 대비 9nm 공정에서 Vt 산포가 증가합니다.
: 이는 9nm 공정에서는 Dopant를 적게 주입하기 때문에, 소수의 Dopant로 인한 불균일성이 더 크게 작용하고, 결과적으로 RDF에 의한 Vt 산포가 증가하게 됩니다.

② Vt가 높을수록 절대적인 Vt 산포는 증가하지만, Vt 대비 산포 비율은 감소합니다.
: 32nm 공정에서 Vt가 50mV일 때 Vt 산포는 약 10mV이고, Vt가 250mV일 때는 산포가 약 15mV로 증가합니다. 이는 Vt를 높이기 위해 더 많은 Dopant를 주입하면서 RDF이 발생한 Dopant의 절대적인 양이 증가하기 때문입니다. 하지만 Dopant 수가 많아질수록 RDF가 상대적으로 덜 민감해지기 때문에, Vt 대비 산포 비율은 오히려 감소한다.

3. RDF 개선 방향 : Low Dopant Density, Footer Tansistor

RDF(Random Dopant Fluctuation)를 개선하기 위해서는 궁극적으로 채널 내 Dopant 주입량을 줄이는 것이 필요합니다. 그러나 Dopant 주입량을 줄이게 되면 문턱 전압(Vt)이 낮아지게 되므로, 이를 보상할 수 있는 별도의 기법이 요구됩니다.

이러한 보상 방법 중 하나로 Footer Transistor를 회로에 추가하는 방식이 있습니다. Footer Transistor는 NMOS 트랜지스터로 구성되며, 회로 내에 Virtual GND를 형성합니다. Vitrual GND는 Footer Tansistor로 인해 만들어진 가상의 GND이며, 실제 GND보다 약간 높은 전압을 가지기 때문에 동작 중인 트랜지스터의 Vgs를 감소시키는 효과를 냅니다. Vgs가 감소하면 결과적으로 트랜지스터의 Vt가 증가하는 효과가 나타나며, 이는 Dopant 감소로 인해 낮아진 Vt를 보상해주는 역할을 하게 됩니다.

Virtual GND는 Footer Transistor에서 발생하는 IR Drop으로 인해 형성됩니다. Footer Transistor가 저항처럼 동작하고, NMOS OFF 상태에서도 누설 전류(Leakage current)가 흐르기 때문에 이로 인한 전압 강하가 발생하여 GND보다 약간 높은 전압의 Virtual GND가 만들어지는 것입니다.

하지만 Footer Transistor의 Vt가 변하게 되면, IR Drop의 크기와 이에 따른 Virtual GND 값도 달라지게 됩니다. 이로 인해 다시 한번 구동 트랜지스터의 Vgs가 변하고, 결과적으로 전체 회로에서 Vt mismatch가 발생할 수 있습니다.

따라서 Footer Transistor는 자체적으로 RDF(Random Dopant Fluctuation)의 영향을 최소화하는 것이 중요합니다. 실제 논문에서는 Footer Transistor의 크기를 키움으로써 RDF의 영향성을 줄이는 것이 중요하다고 기술하고 있습니다. 해당 내용에 대해서는 Pelgrom Plot을 통해 더 자세히 설명드리겠습니다.

4. Pelgrom Plot

Pelgrom’s Law는 트랜지스터의 면적이 클수록 디바이스 간 Vt mismatch가 줄어든다는 내용을 담고 있습니다. 이 법칙에 대한 수식은 아래와 같습니다.​​ 여기서 AVT는 공정에 따라 결정되는 상수이며, W⋅L은 트랜지스터의 게이트 면적입니다. 이 식에서 알 수 있듯이, Vt mismatch의 산포는 면적의 제곱근에 반비례하게 됩니다. 따라서 앞서 설명드린 것처럼 Footer Transistor의 Width와 Length를 키우는 것만으로도 Vt mismatch를 효과적으로 줄일 수 있습니다. 또한 Pelgrom Plot을 활용하면, 실제로 제작해보지 않은 소자 크기에 대해서도 Vt mismatch 수준을 예측할 수 있기 때문에, 설계 초기 단계에서 매우 유용하게 활용될 수 있습니다.

결론 및 의견

설계 시 이러한 mismatch의 영향은 배제하지 않고 고려하여 설계합니다. 파운드리 기업들은 설계자들에게 Pelgrom 상수나 Monte Carlo 모델을 제공합니다. Monte Carlo 모델은 공정 내 랜덤한 디바이스 특성 변화(Vt 산포, 길이·폭 편차 등)를 통계적으로 표현하여 팹리스에 제공되며, 이는 PDK 내 SPICE 모델이나 별도의 statistics 블록으로 포함됩니다. 팹리스는 이를 기반으로 회로의 Monte Carlo 시뮬레이션을 수행하여 실제 양산 시 발생할 수 있는 성능 편차나 수율(Yield)을 미리 예측하고 검증할 수 있습니다.

만약 Monte Carlo 모델로 검증 시 문제가 없었지만 실제 mismatch로 인해 수율 및 성능이 열화된다면, 다른 Local Variation 요소인 Layout Effect를 고려하거나 공정 산포의 변화를 살펴볼 필요가 있습니다.