오늘은 수율 예측 모델에 대해 정리해보겠습니다. 수율을 정확하게 예측하는 것은 매우 중요한 작업입니다. 특히 고객사를 유치해야 하는 Foundry 기업에서는 수율 데이터를 통해 공정의 성숙도를 어필하는 것이 핵심 전략 중 하나입니다. 고객사 입장에서도 예상 수율을 기반으로 Wafer 주문량을 결정하기 때문에, Foundry 기업은 신뢰할 수 있는 수율 정보를 제공하는 것이 필수입니다. 이 때문에 TSMC와 같은 주요 Foundry 기업들은 세미나 등 공식 발표 자리에서 꾸준히 수율과 관련된 D₀ 데이터를 공개하고 있습니다.
수율을 예측하는 방법에는 다양한 모델이 존재합니다. 이번 포스팅에서는 여러 수율 모델과 각각의 모델이 적절하게 적용되는 사례에 대해 설명하겠습니다. 참고한 논문은 아래와 같습니다.
Yield Modeling and Analysis
1. Yield Loss 종류
수율 손실은 크게 Line Yield와 Die Yield로 나눌 수 있습니다. Line Yield는 RCP를 잘못 적용하거나 공정 단계(Process Step)를 건너뛰는 등, 큰 공정 상 문제에 의해 발생하는 손실을 의미합니다. 이러한 손실은 전기적 특성 테스트나 Inline 계측을 통해 확인할 수 있습니다. 쉽게 말해, 라인 내에서 발생하는 큰 문제로 인해 샘플링 검사인 전기적 특성 테스트나 Inline 계측에서 불량이 발견되는 경우입니다.
반면, Die Yield는 주로 작은 Defect에 의해 발생합니다. 이 작은 Defect들은 단락(short), Pinhole, Step coverage 문제로 인한 오픈(open) 결함, 스크래치 등 다양한 형태를 포함합니다. 이러한 Defect은 일반적으로 웨이퍼 표면에 무작위로 분포한다고 가정하고, 웨이퍼 단위 면적당 Defect 수는 D₀(Defect 밀도)로 표현됩니다. Die 내에 Defect이 하나라도 존재하면 그 Die는 동작하지 않는다고 가정했을 경우, Die가 정상 동작할 확률은 다이 면적 내에 Defect이 전혀 존재하지 않을 확률과 같다고 할 수 있습니다. 따라서 Die 면적이 커질수록 Defect을 포함할 가능성이 높아져 수율이 낮아지게 됩니다. 따라서 Die 면적에 따라 수율이 달라지기 때문에 D₀로 제품의 성숙도를 표현하게 됩니다. 이 부분이 바로 수율 모델의 기초 가정이 됩니다.
Die Yield Loss는 Defect으만으로 발생하지 않습니다. Edge Loss가 그 대표적인 예입니다. 웨이퍼 중앙부에서는 박막 두께가 잘 제어되지만, 웨이퍼 가장자리에서는 두께 제어가 불량해 수율 손실이 발생할 수 있습니다. 그러나 전기적 특성 테스트나 Inline 계측은 일반적으로 웨이퍼 중앙 및 중간 영역에 있는 Die만 샘플링 대상으로 삼기 때문에, Edge Die에 대한 문제는 제대로 포착되지 않고, 결과적으로 Die 수율 손실로 나타납니다. 이 경우, Ramdom Defect에 의한 손실은 아니지만 Die Yield Loss에 포함되며 Systematic Yield Loss로 구분할 수 있습니다.
2. Ramdom Defect related Yield Model
(1) Poisson Model (푸아송 모델)
Poisson Model은 푸아송 분포를 기반으로 합니다. Die 당 Defect의 개수가 평균 D₀라고 할 때, 푸아송 분포에 의해 확률 분포가 정의됩니다. 앞서 언급한 첫 번째 가정, 즉 Defect이 0개일 때 정상적인 Die가 된다는 가정에 따르면, Defect이 0개일 확률은 k값에 0을 대입하여 계산할 수 있습니다. Die 당 Defect은 Defect Density와 Die 면적의 곱이므로, 이를 수식으로 표현하면 아래와 같습니다. 반도체는 여러 공정 단계를 거쳐 만들어지므로, 각 공정 Step 별로 이를 확장하면 제일 마지막 식을 얻을 수 있습니다.
Poisson 수율 모델은 Die 면적이 작을 때(A ≤ 0.25 ㎠)와 Die 당 Defect 수가 적을 때(D₀A < 1.0) 정확한 수율 예측이 가능합니다. 하지만 Die 면적이 큰 경우에는, 후에 설명할 이유로 인해 Die 수율을 과소평가하는 경향이 있습니다.
(2) Bose-Einstein Model
Poisson 모델은 앞서 얘기한 것처럼 Die 면적이 클 경우 수율을 과소평가하는 경향이 있습니다. Die 면적이 커지면 하나의 Die 위에 두 개 이상의 Defect이 발생할 확률이 높아지게 됩니다. 하지만 Poisson 분포는 Defect이 균일하게 분포한다고 가정하기 때문에, Defect이 두 개 생기면 두 개의 Die가 각각 죽는 것으로 해석합니다. 실제로는 하나의 Die 안에 Defect이 몰려 있을 수 있는데도 이를 고려하지 않기 때문에, 결과적으로 수율을 과소평가하게 됩니다.
또한 Wafer나 LOT에 따라 Defect 밀도가 달라집니다. 이 문제를 해결하기 위해 Defect 밀도가 확률 분포 f(D)를 따른다고 가정합니다. Defect 밀도가 평균적으로 D₀인 지수 분포를 따른다고 가정하면, Bose-Einstein 모델이 나오게 됩니다. Bose Einstein 모델에는 n이라는 새로운 개념이 추가됩니다. 핵심 아이디어는 Defect은 공정이 어려운, 즉 크리티컬한 레이어에 집중된다는 점입니다. 예를 들어 동일한 Die 면적을 가진 두 제품이라 하더라도 작은 Metal Line을 사용하는 경우, 넓은 Metal Line을 사용하는 제품보다 수율이 더 낮을 것입니다. 이러한 차이를 반영하기 위해 n이라는 Factor를 도입하여 Critical한 Mask Layer를 고려해 수율을 예측하게 됩니다.
3. Systematic Yield Loss
Ramdom Defect에 의한 Yield Model은 위에서 소개한 것 처럼 다양한 모델이 있습니다. 이러한 Random Defect에 의한 Yield Loss는 Die 면적에 영향을 받습니다. 하지만 Systematic Yield Loss는 아래와 같이 반복적이거나 위치/패턴에 의한 불량으로 Die 면적에 영향 받지 않습니다.
- Lithography Misalignment: 포토 공정에서의 정렬 오차로 인한 수율 저하
- Etching Uniformity : 식각 공정이 웨이퍼 전체에 균일하지 않아 발생하는 수율 저하
- Layout Effect : 특정 레이아웃 패턴에서 발생하는 수율 저하
즉, DLY(Defect Limited Yield)는 Ramdom Defect에 의한 수율과 Systematic 불량에 의한 수율의 곱이 됩니다. Ramdom Defect에 의한 수율을 Poisson 모델로 가정한다면 아래와 같이 Die Area에 선형성을 가지게 되고 이때 Y 절편이 Systematic Yield Loss가 됩니다.
결론 및 의견
최근 반도체 제품들은 공정이 복잡해지고 Die Size가 커지면서 Bose-Einstein Model을 주로 적용하고 있습니다. Bose-Einstein Model에서 N factor는 각 레이어의 Defect가 수율에 미치는 상대적인 영향을 나타내는 중요한 개념으로, 공정의 복잡도에 따라 달라집니다.
N factor가 증가하는 이유는 주로 두 가지 요인에서 발생합니다. 첫째, 공정이 더욱 미세화되면서 각 레이어가 크리티컬하게 변하고, 둘째, 공정이 추가되면서 해당 레이어에서 발생하는 Defect이 수율에 미치는 영향이 커지기 때문입니다. 예를 들어, 동일한 Defect이 7nm 공정에서는 발생해도 문제가 되지 않지만, 3nm 공정에서는 Metal Bridge를 유발하여 수율에 큰 영향을 미칩니다. 이로인해, 해당 레이어에서 발생하는 Defect이 더 크리티컬하게 작용하여 N factor가 증가하게 됩니다.
따라서, 오래된 공정일수록 크리티컬한 레이어가 적고 Step 수도 적기 때문에 N factor가 상대적으로 작아집니다. 반면, 3nm와 같은 최신 공정에서는 더 많은 크리티컬 레이어와 새로운 Step이 추가되면서 N factor가 커지게 됩니다.
한가지 경험을 공유하자면, 제가 맡은 제품에서 Bose-Einstein 모델을 사용하여 수율을 추정했을 때 예상 수율과 실제 수율 간의 차이가 크게 발생했습니다. 이를 분석한 결과, Chip 내 회로에 따라 Defect 민감도 즉, N-factor가 달라진다는 사실을 발견했습니다. 예를 들어, 디지털 회로는 Metal Line pitch가 작아 N-factor가 높았고, 반면에 아날로그 회로는 N-factor가 상대적으로 낮았습니다. 그런데 기존에는 디지털 회로를 기준으로 일괄적으로 수율을 예측했기 때문에 수율이 낮게 추정되었습니다. 이처럼 회로별로 N-factor가 다를 수 있습니다.
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