[논문 Review] Design For Test (DFT) Scan Fault 유형

이번 포스팅은 Logic 영역을 검사하기 위한 DFT Scan Fault 유형에 대해 정리해보겠습니다. 제가 참고한 자료는 공식 논문은 아니고 VLSI에서 작성된 자료 입니다. 해당 자료 이외에도 다양한 자료들을 참고해서 정리하였습니다.

https://vlsitutorials.com/dft-scan-and-atpg/

DFT, Scan and ATPG

 

Scan Fault 유형에 대해 얘기하기 전, DFT Scan에 대해 간단히 정리해보겠습니다. DFT는 Design For Test의 약자로, 복잡한 Logic 회로를 Input, Output 만으로 검증하기엔 수많은 경우의 수가 있고 Test 시간 및 비용이 늘어납니다. 따라서 DFT 라는 기술은 복잡한 회로를 쉽게 검증하도록 회로를 구성하는 방법입니다.

 

Scan Mode는 DFT 기법 중 하나로 회로 내부의 플립플롭(FF)들을 하나의 체인(Scan Chain)으로 연결해 테스트를 용이하게 하는 방법입니다. 회로의 중간에 플립플롭을 연결하여 복잡한 회로를 나누어 검증할 수 있고 Test 경우의 수를 줄일 수 있습니다. 하지만 칩의 모든 부분을 100% Cover하여 검증할 수는 없다는 단점이 있습니다. 또한 특정 유형의 결함은 Scan Test로 찾기 어렵거나 불가능할 수도 있습니다. 

 

그림 1. Design For Test - Scan

 

특히 Scan Mode는 아날로그 관련 결함은 검출하기 어렵기 때문에 아래에서는 디지털 신호에서 Scan Test로 검출할 수 있는 결함에 대해 설명하도록 하겠습니다. 이외에도 Scan Mode에서는 클럭을 강제로 제어하므로, 실제 칩 동작에서 발생하는 Clock Gating 문제, Reset 문제를 직접 검출하기는 어렵습니다.

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1. Stuck - at

Stuck는 " ~에 갇혀 있다 " 라는 뜻을 가지고 있습니다. 즉, Stuck-at은 특정한 지점으로 갇혀 있다는 뜻이고 Scan Fault 에서는 Power Line과 Bride가 발생하여 Input에 관계 없이 고정된 Output이 나오는 현상을 말합니다. 즉, 논리 회로일 경우 논리연산에 맞게 Output이 나와야하는데 항상 고정된 Output이 나온다는 의미 입니다.

또한 그 Output은 Signal Line을 타고 새로운 논리연산의 Input으로 들어가기 때문에 그 연산 또한 잘못된 결과가 나올 것입니다.

그림 2. Stuck - at

2. Stuck - open

Stuck-open은 소자가 Open되어 전류가 흐르지 못하는 상태를 말합니다. 즉, 소자의 Gate에 Vt 이상의 전압이 가해져도 켜지지 않는 현상 입니다.

아래 상황을 예시로 보면 Inverter에서 NMOS는 Stuck-open 상태 입니다. 처음 Input이 0 일 때는 PMOS의 Current로 동작하기 때문에 Output이 1로 정상적인 동작을 하게 됩니다. 이후 Input이 1이 되면 NMOS의 Current로 Pull-Down 시켜 Output이 0이 되어야 하지만 NMOS는 Stuck-open 상태이기 때문에 1로 유지됩니다. 하지만 회로 내 기생 Cap에 의해 짧게 유지되었다가 이후 누설전류로 Voltage는 감소하게 됩니다. 정리하면 Output은 Floating 상태로 기생 Cap에 의존하는 Unknown 상태가 됩니다.

그림 3. Stuck - open

 

3. Stuck - on

Stuck-on은 소자가 항상 on 상태를 말합니다. 즉 소자의 누설 전류가 매우 커서 Off 상태에도 전류가 흐르고 있는 상황입니다.

아래 상황을 예시로 보면 Inverter에서 NMOS가 Stuck-on 상태 입니다. 처음 Input이 1 일 때는 NMOS가 정상 동작하여 Output이 0으로 나옵니다. 이후 Input을 0으로 바꾸게 되면 정상적일 경우는 NMOS는 꺼지고 PMOS가 켜지면서 PMOS의 Pull-Up으로 인해 Output이 1이 되어야 합니다. 하지만 NMOS가 Stuck-on 상태이기 떄문에 NMOS의 Pull-Up과 PMOS의 Pull-Down이 경합하는 상황이 만들어 집니다.

이 때 [ ① NMOS 전류 > PMOS 전류 ] 라면 Output은 0이 되어 잘못된 연산이 되고, [ ② PMOS 전류 > NMOS 전류 ] 라면 오랜 시간이 지나서 Output이 1이 됩니다.

그림 4. Stuck - on

4. Bridge Fault

앞서 얘기한 Stuck-at은 Power 선과 Signal 선이 Short되는 현상이였습니다. Bridge Faults는 Signal 선 끼리 Short되는 현상으로 Stuck-at과는 다르게 다양한 Case가 발생됩니다.

아래 상황을 예시로 보면 A, B Input이 동일할 경우, Output도 동일하기 때문에 Bridge가 발생하여도 정상 동작하게 됩니다. 하지만 A, B Input이 다를 경우, Output이 다르기 때문에 Stuck-on 상황과 유사하게 서로 다른 Inverter의 N, PMOS가 경합하는 상황이 발생하게 됩니다.

그림 5. Bridge Fault

5. Transition Delay Fault

Transition Delay Fault는 정상동작을 하지만 회로가 너무 느려 Clock을 따라가지 못하는 상황을 말합니다. 즉 오랜 시간이 지나면 Output은 정상동작하는 것 처럼 보이지만 설계에서 설정한 Clock 대로 동작은 못하는 상황입니다. 해당 원인은 다양하게 있을 수 있는데 Metal Line에서 저항이나 기생 Cap이 높을 수 있으며 앞서 얘기한 소자의 Stuck-on도 원인이 될 수 있습니다.

그림 6. Transition Delay Fault

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결론 및 의견

앞서 설명하였듯이 DFT는 모든 회로를 검사하지 못합니다. 최대한 많은 회로를 검사할 수 있도록 설계하는 것이 능력입니다. 가장 쉽게 검사가 가능한 유형은 Stuck-at 으로, 해당 결함은 Scan에서 검사 후 불량으로 확인되면 불량 위치를 좁힐 수 있고 pFA를 통해 어떤 공정으로 불량이 유발되었는지 확인이 가능합니다.

만약 DFT Scan 설계가 잘 되지 않았다면 ① 수율을 통해 Chip의 정상동작 여부를 파악하기 어렵습니다. 수율을 통해서 Chip 정상을 판단할 수 없다는 건 고객사에게 큰 Risk이며 실제 제품화 되었을 때 정상동작하지 않는다면 더 큰 비용적 손해를 가져오게 됩니다.

② 불량이 발생해도 pFA를 통한 원인 파악이 어렵습니다. pFA를 통한 불량 원인을 찾지 못한다면 초기 수율을 빠르게 개선하여 제품의 성숙도를 올리기 어렵습니다. 아래 그림은 TSMC의 제품별 Defect Density(D0) 입니다. N10, 7, 5 제품 모두 초기 Defect은 높았지만 Mass Production 전 후로 빠르게 개선하는 것을 볼 수 있습니다.

그림 7. TSMC 제품별 D0 Trend