[논문 Review] RDF(Random Dopant Fluctuation)에 의한 Vt mismatch 영향성 및 개선 방안

이전 포스팅에서 Vt mismatch가 유발하는 Parametric 불량에 대해 알아보았습니다. 이번에는 근본적으로 Vt mismatch가 왜 발생하는지, 그 중에서도 RDF(Random Dopant Fluctuation)에 대해 알아보겠습니다. https://tomisemiconductor.tistory.com/20

[논문 Review] Vt variation(mismatch)에 따른 Parametric 불량

RDF(Random Dopant Fluctuation)에 관해 설명한 논문과 Pelgrom Plot에 대해 설명한 논문을 참고하였습니다.

A Review on Random Dopant Fluctuation Impact on Within-Die Variation

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1. RDF(Random Dopant Fluctuation)

Vt에 영향을 주는 Random variation의 주요 원인은 크게 두 가지로 문헌에서는 구분하고 있습니다. 하나는 채널 공핍 영역의 불균일한 도핑 주입으로 인해 임계 전압이 영향을 받는 것이고, 다른 하나는 Photo 공정의 산포(LER, LWR) 등으로 Gate 길이가 영향 받는 것 입니다. RDF란, 반도체 트랜지스터 채널에 Dopant의 양이 정확히 제어되지 못하는 현상입니다. Poisson(푸아송) 분포를 따르게 되며 확률적으로 일부 원자들은 채널에 주입되지 못하게 됩니다.

쉽게 말하면 1000개를 채널에 이온 주입을 하면 실제 채널에 들어간 Dopant는 1000개 일수도 있고, 997개 일수도 있고, 1003개 일수도 있습니다. 이러한 확률적인 현상에 의해 Vt Random variation(mismatch)이 발생하게 됩니다.

그림 1. Vt Random variation 영향 인자

2. Dopant 양에 따른 RDF 영향성

채널 내 Dopant 분포는 푸아송(Poisson) 분포를 따르게 됩니다. 그에 따라 총 Dopant 수가 적을수록 통계적 산포는 더 커지게 됩니다. 다시 말해, Dopant를 적게 주입할수록 RDF(Random Dopant Fluctuation)가 발생한 Dopant의 비율 변동이 커진다. 예를 들어, RDF가 발생할 확률이 평균적으로 0.1%라고 가정하면, 총 Dopant 수가 적은 경우에는 전체 Dopant의 1% 이상에서 RDF가 발생할 가능성이 상대적으로 높아집니다. 따라서 Dopant 수가 적을수록 RDF의 영향이 더 크게 나타나게 됩니다. 기본적인 방향성을 바탕으로 논문의 결과를 해석하면 아래와 같습니다.

그림 2. Dopant 양에 따른 RDF 영향성

 

① 32nm 공정 대비 9nm 공정에서 Vt 산포가 증가합니다.
: 이는 9nm 공정에서는 Dopant를 적게 주입하기 때문에, 소수의 Dopant로 인한 불균일성이 더 크게 작용하고, 결과적으로 RDF에 의한 Vt 산포가 증가하게 됩니다.

② Vt가 높을수록 절대적인 Vt 산포는 증가하지만, Vt 대비 산포 비율은 감소합니다.
: 32nm 공정에서 Vt가 50mV일 때 Vt 산포는 약 10mV이고, Vt가 250mV일 때는 산포가 약 15mV로 증가합니다. 이는 Vt를 높이기 위해 더 많은 Dopant를 주입하면서 RDF이 발생한 Dopant의 절대적인 양이 증가하기 때문입니다. 하지만 Dopant 수가 많아질수록 RDF가 상대적으로 덜 민감해지기 때문에, Vt 대비 산포 비율은 오히려 감소한다.

그림 3. Vt 및 공정 세대에 따른 RDF에 의한 Vt 산포 경향

3. RDF 개선 방향 : Low Dopant Density, Footer Tansistor

RDF(Random Dopant Fluctuation)를 개선하기 위해서는 궁극적으로 채널 내 Dopant 주입량을 줄이는 것이 필요합니다. 그러나 Dopant 주입량을 줄이게 되면 문턱 전압(Vt)이 낮아지게 되므로, 이를 보상할 수 있는 별도의 기법이 요구됩니다.

이러한 보상 방법 중 하나로 Footer Transistor를 회로에 추가하는 방식이 있습니다. Footer Transistor는 NMOS 트랜지스터로 구성되며, 회로 내에 Virtual GND를 형성합니다. Vitrual GND는 Footer Tansistor로 인해 만들어진 가상의 GND이며, 실제 GND보다 약간 높은 전압을 가지기 때문에 동작 중인 트랜지스터의 Vgs를 감소시키는 효과를 냅니다. Vgs가 감소하면 결과적으로 트랜지스터의 Vt가 증가하는 효과가 나타나며, 이는 Dopant 감소로 인해 낮아진 Vt를 보상해주는 역할을 하게 됩니다.

그림 4. Footer Transistor에 의한 Vt 보상 효과

 

Virtual GND는 Footer Transistor에서 발생하는 IR Drop으로 인해 형성됩니다. Footer Transistor가 저항처럼 동작하고, NMOS OFF 상태에서도 누설 전류(Leakage current)가 흐르기 때문에 이로 인한 전압 강하가 발생하여 GND보다 약간 높은 전압의 Virtual GND가 만들어지는 것입니다.

하지만 Footer Transistor의 Vt가 변하게 되면, IR Drop의 크기와 이에 따른 Virtual GND 값도 달라지게 됩니다. 이로 인해 다시 한번 구동 트랜지스터의 Vgs가 변하고, 결과적으로 전체 회로에서 Vt mismatch가 발생할 수 있습니다.

따라서 Footer Transistor는 자체적으로 RDF(Random Dopant Fluctuation)의 영향을 최소화하는 것이 중요합니다. 실제 논문에서는 Footer Transistor의 크기를 키움으로써 RDF의 영향성을 줄이는 것이 중요하다고 기술하고 있습니다. 해당 내용에 대해서는 Pelgrom Plot을 통해 더 자세히 설명드리겠습니다.

4. Pelgrom Plot

Pelgrom’s Law는 트랜지스터의 면적이 클수록 디바이스 간 Vt mismatch가 줄어든다는 내용을 담고 있습니다. 이 법칙에 대한 수식은 아래와 같습니다.​​ 여기서 AVT는 공정에 따라 결정되는 상수이며, W⋅L은 트랜지스터의 게이트 면적입니다. 이 식에서 알 수 있듯이, Vt mismatch의 산포는 면적의 제곱근에 반비례하게 됩니다. 따라서 앞서 설명드린 것처럼 Footer Transistor의 Width와 Length를 키우는 것만으로도 Vt mismatch를 효과적으로 줄일 수 있습니다. 또한 Pelgrom Plot을 활용하면, 실제로 제작해보지 않은 소자 크기에 대해서도 Vt mismatch 수준을 예측할 수 있기 때문에, 설계 초기 단계에서 매우 유용하게 활용될 수 있습니다.

그림 5. Pelgrom Plot

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결론 및 의견

설계 시 이러한 mismatch의 영향은 배제하지 않고 고려하여 설계합니다. 파운드리 기업들은 설계자들에게 Pelgrom 상수나 Monte Carlo 모델을 제공합니다. Monte Carlo 모델은 공정 내 랜덤한 디바이스 특성 변화(Vt 산포, 길이·폭 편차 등)를 통계적으로 표현하여 팹리스에 제공되며, 이는 PDK 내 SPICE 모델이나 별도의 statistics 블록으로 포함됩니다. 팹리스는 이를 기반으로 회로의 Monte Carlo 시뮬레이션을 수행하여 실제 양산 시 발생할 수 있는 성능 편차나 수율(Yield)을 미리 예측하고 검증할 수 있습니다.

만약 Monte Carlo 모델로 검증 시 문제가 없었지만 실제 mismatch로 인해 수율 및 성능이 열화된다면, 다른 Local Variation 요소인 Layout Effect를 고려하거나 공정 산포의 변화를 살펴볼 필요가 있습니다.