[논문 Review] Removal Poly Gate (RPG) 공정 중 발생하는 Poly residue 불량

Removal Poly Gate (RPG) 공정 중 발생할 수 있는 Poly residue 불량에 대해 포스팅해보겠습니다. Poly Residue 불량은 FinFET 공정의 주요한 불량입니다. 제가 참고한 논문은 아래와 같습니다.

Using Post Etch Treatment (PET) to Resolve Poly Residue Defect Issue of Dummy Poly Removal (DPR) in hi-K Metal Gate Processing

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1. Removal Poly Gate (RPG) 공정 도입 배경

Removal Poly Gate (RPG) 공정은 Gate Last 공정에서 새롭게 도입된 방식입니다. Metal Gate를 형성하기 전에 amorphous 실리콘으로 Dummy Gate를 먼저 만들어 주는 구조이며, 이후 Source/Drain을 형성하고 Poly Open CMP 공정을 통해 상부의 Nitride를 제거한 뒤, Dummy Gate 내부의 amorphous Si을 제거하고 Metal Gate를 형성하게 됩니다. 이와 같은 Gate Last 방식은 고온 Source/Drain Anneal 이후에 게이트를 형성하기 때문에 기존 Gate First 방식에 비해 고온 공정으로부터 Hi-K/Metal Gate을 보호할 수 있어, 공정 안정성과 성능 면에서 장점을 갖고 있습니다.

그림 1. Gate Last 공정 Process Flow

2. Removal Poly Gate (RPG) 공정

Dummy Poly Gate 제거는 일반적으로 Dry Etch와 Wet Etch를 함께 적용하는 하이브리드 방식으로 진행됩니다. 먼저 플라즈마 식각 공정을 통해 Cl₂, HBr, NF₃ 등의 가스를 이용해 Dummy Poly를 대부분 제거한 뒤, TMAH (Tetramethyl Ammonium Hydroxide)를 사용하는 습식 식각으로 잔여 Si을 제거하게 됩니다. Dry Etch만으로 모든 Dummy Poly를 제거하려 할 경우, Fin 영역에 물리적 손상을 줄 수 있으며 이는 소자 성능 저하로 이어질 수 있습니다. 따라서, 식각 효율과 Fin 보호를 동시에 만족시키기 위해 두 방법을 병행하는 하이브리드 방식이 일반적으로 사용됩니다.

3. Removal Poly Gate (RPG) 공정에서 발생하는 불량

공정 진행 중 다양한 불량이 발생할 수 있습니다. 대표적인 불량은 Poly residue defect입니다. 다양한 원인이 있지만 해당 논문에서는 플라즈마 식각 이후 amorphous Si 표면에 Si-O Layer가 형성되어 후속 Wet Etch 공정을 방해하며, 결과적으로 Poly residue defect을 유발하게 된다고 기술되어 있습니다. 이러한 문제를 해결하기 위해 최근에는 Post Etch Treatment(PET) 공정을 Dry Etch 이후에 추가하는 방식이 제안하였습니다. PET는 Si-O Layer를 제거함으로써 Wet Etch의 효율을 높이고, 동시에 Gate Trench 내부에 잔류한 Cl, F, Br 등의 Radical을 활성화시켜 Poly 제거를 더욱 원활하게 합니다.

 

다른 논문에서는 Dummy Gate 형성 후 Source/Drain 공정 중 높은 온도(700-1000°C)로 인해 Amorphous Si에서 Poly-Crystalline Si으로 변하면서, Etch Rate이 감소하여 Poly residue가 발생할 수 있다고 소개하였습니다. 아래는 해당 문제를 인지하고 해결하는 방법에 대한 특허 중 일부를 발췌하였습니다 (US20180033874A1, UMC).

그림 2. Poly crystalline Si에 의한 Dummy Poly residue

 

이 외에도 레이아웃 구조상 Gate Extension이 짧은 영역에서 Poly residue가 발생하는 경우가 있습니다. 이를 방지하기 위해 Gate Extension을 확보할 수 있도록 Gate Cut Last 공정을 적용하여 개선할 수 있습니다. 이에 대한 내용은 앞선 포스팅에서 다룬 바 있습니다. https://tomisemiconductor.tistory.com/14

[논문 Review] Gate Cut Last 공정 및 Gate extension scaling 효과

그림 3. Gate Extension에 따른 Poly Residue 불량

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결론 및 의견

Poly Residue Defect은 FinFET 공정에서 발생하는 주요 불량 중 하나로, 해당 불량은 소자의 많은 부분에 영향을 미치게 되며, 수율 손실을 유발합니다. 가장 대표적인 영향은 Vt(임계 전압)의 변화입니다. FinFET 공정에서는 Metal Workfunction을 조절하여 Vt를 설정하는데, NMOS는 Workfunction을 낮게, PMOS는 높게 조절함으로써 낮은 Vt를 형성할 수 있습니다.

 

하지만 Poly Residue로 인해 Metal이 제대로 채워지지 않으면, 의도한 Vt보다 높거나 낮게 변화하게 됩니다. 특히 Vt mismatch가 중요한 소자에서는 이로 인해 Speed 불량이나 Vmin 불량이 발생할 수 있으며, Vt 변화가 심할 경우 Function 불량까지 이어질 수 있습니다. 자세한 내용은 이전 포스팅을 참고해주시기 바랍니다.  https://tomisemiconductor.tistory.com/6

[논문 Review] PBTI/NBTI에 따른 SRAM Vmin(최소 동작 전압) 변화