[논문 Review] FinFET Fin Scaling에 따른 소자 특성 변화

이번 포스팅에서는 FinFET Scaling에 따른 소자 특성 변화에 대한 논문에 대해 Review 하겠습니다. FinFET 구조적 변화에 따라 크게 3가지 인자 변화에 대해 서술하고 있습니다. 논문 Review에 앞서 배경이 되는 몇가지를 설명하겠습니다.

 

① Physical Scaling Limits of FinFET Structure: A Simulation Study
② The Effect of Fin Structure in 5 nm FinFET Technology

1. Introduction

(1) 문턱 전압 Vt

 

Minority carrier에 의해 inversion layer가 형성되는 순간의 Gate 전압을 말합니다. 해당 내용을 수식으로 나타내면 아래와 같습니다. 저는 Vt를 Depletion Region을 만들기 위한 전압으로 생각합니다. 따라서 도핑농도가 높으면 Depletion Region을 만들기 위해 필요한 포텐셜이 더 높습니다. 이외에도 Flat Band Voltage, Oxide Charge 등 다양한 인자들이 있지만 다음번에 다루도록 하겠습니다.

 

Vt와 밀접한 관계가 있는 것 중 하나는 Surface Potential (φ_surface) 입니다. Gate에 전압을 가하더라도 모든 전압이 Si Sub로 가지 않습니다. Oxide와 Si Sub에 나눠지게 되는데 Si Sub에 걸리는 에너지를 Surface Potential이라고 합니다. 즉, Surface Potential이 실질적으로 Channel을 형성하는 에너지입니다.

 

Gate 제어가 잘 된다는 의미는 가해진 Gate Voltage이 Surface Potential로 잘 전달된다는 의미로, Cox/Cdep에 비례합니다. 즉 좋은 Gate 제어력을 가진 소자를 구현하기 위해서는 Depletion Cap(+Para. Cap)은 감소시켜야 하며 Oxide Cap은 증가시켜야 합니다. 그러기 위해 최근 소자들은 아래와 같이 변화하고 있습니다.

 

① 도핑 농도 감소(Cdep ↓)    ② High-k Oxide 적용(Cox ↑)    ③ FinFET, GAA 구조로의 변화(Cdep ↓, Cox ↑)

그림 1. NMOS Band Diagram

 

(2) Drian Induced Barrier Lowering (DIBL)

 

Drain에 전압을 가하면 Source로부터 Drain으로 Carrier가 넘어가기 위한 장벽이 낮아져 Vt가 낮아지는 현상을 말합니다. Vt Roll-Off와 비슷한 의미인데 미묘한 차이가 있습니다. Vt Roll-Off는 Drain 전압이 가해지기 전 MOS 구조에서 Gate Length Modulation으로 인해 Vt가 감소하는 현상이며, DIBL은 Drain 전압이 가해졌을 때 Vt가 감소하는 현상입니다.

그림 2. Gate Length Modulation

 

DIBL에 영향을 미치는 요소는 ① Gate 제어력  ② 기판 도핑 농도  ③ Channel Length  ④S/D Junction Depth 크게 4가지입니다.

 

① Gate 제어력이 좋다는 것은 앞선 설명과 같이 Gate에 전압이 Surface Potential로 잘 전달된다는 의미로 Drain 전압에 영향받지 않고 Surface Potential을 유지할 수 있습니다. Oxide Thickness 감소하면 DIBL은 개선됩니다. ② 기판 도핑 농도가 낮을수록 공핍층이 커져 Channel에 영향을 미치게 됩니다. 따라서 기판 농도를 높일수록 공핍층 두께를 감소시켜 Channel에 영향을 줄일 수 있습니다.

 

이때 모순이 발생합니다. 기판 도핑 농도가 높을수록 공핍층 두께가 감소하여 DIBL을 개선할 수 있지만, Depletion Cap이 증가하여 Gate 제어력이 감소하게 되어 DIBL이 열화 됩니다. 따라서 최적점을 찾는 것이 중요하며 최근에는 FinFET 소자를 적용하고 기판 도핑 농도를 낮게 사용하여 Mobility를 높이고 DIBL을 개선하고 있습니다.

그림 3. DIBL Band Diagram, Characteristic Curve

 

④S/D Junction Depth가 깊어지면 Junction Cap이 증가하면서 Gate 제어력이 감소하면서 DIBL이 열화됩니다. 다만 FinFET에서는 S/D를 EPI 성장시키게되는데 Junction Depth가 깊어지면 더 크게 성장시킬 수 있어 Contact 면적 증가로 저항 감소, Stress Engineering을 통한 Hole Moblity 증가 시킬 수 있습니다.

 

(3) Subthreshold Swing (SS)

 

문턱전압 이하에서 Drain Current를 10배 향상하기 위한 Gate 전압을 의미합니다. 작을수록 작은 Gate 전압으로 Drain Current를 10배 향상할 수 있으며 이는 곧 On/Off 특성이 좋다고 말할 수 있습니다. Subthreshold Swing은 아래와 같이 표현되며 Gate 제어력이 좋을수록 개선됩니다. 또한 온도가 낮으면 낮을수록 진성 캐리어(Intrinsic Carrier)가 거의 형성되지 않아 SS가 개선됩니다. 과거에는 300K에서 이론적으로 60mV를 줄일 수 있는 한계로 보았지만 최근 60mV 이하 소자를 구현한 문헌도 많이 나오고 있습니다.

(4) Effective Channel Width

 

FinFET은 크게 Length, Width, Height로 구조를 구분할 수 있습니다. 여기서 Effective Channel Width라는 개념이 등장합니다. 아래 그림과 같이 물리적인 Width는 Gate Width이지만, Channel 역할을 실제 수행하는 Width를 Effective Channel Width라고 합니다.

그림4. FinFET 구조

2. Gate Length 영향

Gate Length가 감소할수록 Vt 감소, DIBL 증가, SS 증가 경향을 보입니다.

• 문턱 전압 Vt : Gate Length가 감소할수록 Source, Drain 인접부의 Depletion Region으로 인해 구조적인 채널 길이 대비 유효채널이 짧아지는 효과(Gate Length Modulation, Vt Roll-Off) → Vt 감소
• DIBL, SS : Gate Length가 감소할수록 Drain Potential이 Channel에 미치는 영향 증가 → DIBL, SS 열화

그림 5. Gate Length 감소에 따른 Vt, DIBL, SS 변화

3. Fin Width, Height 영향

Fin Width, Height 증가할수록 Vt 감소, DIBL 증가, SS 증가 경향을 보입니다.

• 문턱 전압 Vt : Fin Width, Height 증가할수록 Quantum Confinement에 의해 Vt 감소
• DIBL, SS : Fin Width, Height 증가할수록 S/D Junction (Depletion) Cap 영향으로 Gate Control 능력 감소 → DIBL, SS 열화

그림 6. Fin Width 증가에 따른 Vt, DIBL, SS 변화

그림 7. Fin Height 증가에 따른 Vt, DIBL, SS 변화

 

Quantum Confinement Effect는 번역하면 양자 구속 효과로 Fin Width 또는 Fin Height가 매우 작아지면, 전자들이 좁은 공간 내에 구속되며 양자 구속 효과가 발생합니다. 그 결과, 채널에서 전자가 차지할 수 있는 에너지 상태가 제한됩니다. 쉽게 말하면 Fin Width 또는 Fin Height가 매우 작아지면 Bulk 상태가 아니기 때문에, Sub-band Splitting이 발생하여 Band Gap이 증가하게 됩니다.

 

정리하면 [Band Gap 증가 → 고유 캐리어(Intrinsic) 감소 → Doping에 의한 Fermi Level 변화 증가 →  Vt 증가]의 매커니즘을 가지게 됩니다. 자세한 수식은 아래를 참고해주세요.

그림 9. Qauntum Cofinement에 따른 Vt 증가

4. Fin Profile 영향

Fin Bottom Width 증가에 따라 Ion Current, SS는 열화 됩니다. 따라서 Vertical Fin을 통해 Leakage Current를 감소시킬 수 있습니다. 하지만 너무 Vertical 한 Fin은 수율 문제가 발생하기 때문에 적절하게 최적화하는 것이 중요합니다.

그림 8. Fin Bottom Width에 따른 Ion, SS 변화

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결론 및 의견

FinFET Width, Height가 높아질수록 Body(Bulk) 영역이 많아지면서 S/D Junction (Depletion) Cap이 증가하게 되고 Gate 제어력이 감소하여 DIBL, SS 열화가 나타납니다. 따라서 특성 개선을 위해 Vertical한 Fin 적용에 대한 필요성이 증가하고 있습니다. 실제 3-4nm Tech의 Fin은 Top CD, Bottom CD가 동일한 수준이며 Bending에 의한 수율 Loss를 개선하기 위해 Low Tensile Stress Oxide를 사용하는 등 다양한 개선납들을 적용하고 있습니다.

그림 9. 세대별 FinFET 변화