[논문 Review] IDDQ Testing

금일은 IDDQ Testing에 대해 포스팅하겠습니다. 반도체는 수율이라는 양품과 불량을 나누는 기준이 있습니다. 그 기준이 되는 테스트 중 하나가 IDDQ Testing 입니다. 참고한 논문은 아래와 같습니다.

IDDQ Test: Will It Survive the DSM Challenge?

 

수율은 Wafer 내 전체 칩 수 대비 양품의 비율입니다. 정상 칩으로 판정하기 위해서는 다양한 테스트를 합니다. 이전에 포스팅한 Scan 테스트 또한 정상 칩으로 판정하기 위한 테스트 중 하나 입니다. https://tomisemiconductor.tistory.com/13

[논문 Review] Design For Test (DFT) Scan Fault 유형

 

IDDQ 테스트 또한 Scan 테스트와 마찬가지로 정상 칩의 판정 기준 중 하나 입니다. 이번 포스팅을 통해 IDDQ 테스트에 대해서 정리하고 Scan 테스트와 비교해보겠습니다.

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1. EDS(Electrical Die Sorting) Test 분류

EDS Test, 즉 양품과 불량을 가르는 테스트에는 여러가지가 있습니다. Chip의 동작을 확인하는 Operation Test와 Defect을 검출하는 Test로 나눌 수 있습니다. 세부적인 목적은 아래와 같습니다. 여기서 중요한 점은 다른 테스트는 Pass/Fail로 나눌 수 있지만 IDDQ 테스트는 "측정" 한다는 점 입니다. 예를 들어 Speed 테스트는 요구된 속도에서 동작하지 않으면 Fail 이지만 IDDQ 테스트는 기준에 따라 Pass가 될수도 있고, Fail이 될 수도 있습니다. 

• Function : Input 을 넣었을 때 예상되는 Output이 나오는지 테스트
• Speed : 요구된 속도로 동작할 수 있는지 테스트
• Scan : Flip-Flop과 Logic을 연결하여 Logic 회로를 테스트
• IDDQ : 정상상태에서 회로에 전류가 흐르는 정도를 측정

그림 1. EDS Test 분류

2. IDDQ Testing

IDDQ Testing은 "정상상태에서 회로에 전류가 흐르는 정도를 측정" 하는 테스트 입니다. 정상상태는 Input이 인가된 후 일정시간이 지나 전류가 안정적인 상태일 때를 의미 합니다. 이 때는 NMOS 혹은 PMOS가 Off 상태이기 때문에 전류가 거의 흐르지 않습니다. 하지만 많은 전류가 흐른다면 회로 내에 Defect이 있을 가능성이 높고 이 원리를 기반으로 IDDQ 테스트가 이루어집니다.

그림 2. IDDQ Testing

 

좀 더 자세히 예시를 통해 이야기 해보겠습니다. 정상적인 회로의 경우, Input에 1이 들어왔을 경우, PMOS는 OFF 상태가 되면서 전류가 흐르지 않습니다. 반대의 경우에도 NMOS가 OFF 상태가 되면서 전류가 흐르지 않습니다. 더 정확히 말하면 Subthreshold Leakge(문턱 전압 이하 전류) 만 흐르게 되어 매우 작은 IDDQ 값을 가지게 됩니다. 하지만 불량의 경우, 매우 큰 값의 IDDQ 값을 보이게 됩니다.

그림 3. 정상적인 Chip의 IDDQ

3. IDDQ Testing 불량 케이스

IDDQ 테스트에서 Screen되는(불량으로 잡히는) 케이스는 다양하게 있습니다. Metal Line 끼리 Bridge가 발생할수도 있고, Latch up, Punch Through 등 다양한 원인으로 불량이 발생합니다. 그 중에서도 가장 대표적인 ① Bridge Faults ② Line Break Faults에 대해 정리해보겠습니다.

 

① Bridge Faults : Metal Line 끼리 Bridge가 발생하여 Vdd에서 GND로 가는 Path가 발생하게 됩니다.

② Line Break Faults : Input을 만들어내는 회로의 불량으로 Floating된 Input이 들어올 때 N, PMOS가 모두 켜지게 되면서 Vdd에서 GND로 가는 Path가 발생하게 됩니다.

그림 4. IDDQ 불량 케이스

4. IDDQ Testing 장점과 단점

IDDQ 테스트의 장점은 Power Line을 통해 Vdd와 GRD 사이에 흐르는 이상 전류를 파악하기 때문에 모든 회로를 테스트할 수 있습니다. Power 없이 동작하는 회로는 없기 때문입니다. 논문의 문장을 인용하면 "It offers 100% observability" 라고 되어 있습니다.

또한 동작의 Pass/Fail을 검증하는 것이 아니기 때문에 잠재적 불량인 신뢰성 불량까지 미리 Screen할 수 있습니다. 예를 들어 Defect에 의해 100mA의 IDDQ 전류가 흐르고 이를 Screen하기 위해 100mA을 기준으로 Fail 처리한다고 하고 있다고 가정해봅시다. 하지만 95mA의 IDDQ 전류가 흐르는 Chip이 소비자가 사용하다가 신뢰성 불량이 발생한다면 Screen 조건을 95mA으로 줄여서 신뢰성 불량을 방지할 수 있습니다.

 

하지만 최근 Transistor 수가 증가하고, Vt가 감소하면서 IDDQ 값이 증가하고 있습니다. 앞에서도 언급하였지만 정상 Chip이라고 해서 IDDQ 값이 0이 되지 않습니다. 그 이유는 Subthreshold Leakage(문턱 전압 이하 전류)는 여전히 흐르고 있기 때문입니다. 따라서 Transistor 수가 증가할수록, Vt가 작아질수록 Subthreshold Leakage의 합인 IDDQ는 커지고 있습니다.

 

그러다보니 IDDQ의 산포도 커지고 특정 기준을 통해 정상과 불량을 구분하는 것이 어려워졌습니다. IDDQ 기준을 너무 작게 잡으면 정상 Chip이 Fail 처리되면서 Yield Loss가 발생하게 됩니다. 반대로 IDDQ 기준을 너무 크게 잡으면 불량 혹은 신뢰성 불량을 유발할 수 있는 불량 Chip이 Pass 되면서 문제가 발생합니다. 따라서 다양한 설계 시뮬레이션을 통해 적절한 IDDQ 기준을 잡는 것이 중요합니다.

그림 5. 최근 IDDQ 추세 및 그에 따른 Screen Risk

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결론 및 의견

본 논문에서는 Defect에 의한 IDDQ 불량의 예시를 볼 수 있었습니다. 하지만 최근 IDDQ에서 Subthreshold Leakage(문턱 전압 이하 전류)의 비중이 커지고 있습니다. 따라서 IDDQ Fail이 Defect 성일지, Leakage에 의한 영향일지 구분하는 것이 중요합니다.

구분하는 방법은 높은 온도와 낮은 온도에서 IDDQ 수준을 비교해보는 방법입니다. 만약 높은 온도와 낮은 온도의 IDDQ 수준이 비슷하다면 Defect에 의해 Bridge 등이 유발되어 발생하는 불량으로 생각해볼 수 있습니다. 하지만 높은 온도에서 더 높은 수준의 IDDQ 값을 가진다면 Tr Leakage성으로 판단할 수 있습니다. 그 이유는 이전 " [논문 Review] 온도에 따른 FinFET, GAAFET 특성 변화 "에서 다루었지만 높은 온도에서 낮은 Vt를 가지기 때문에 Subthreshold Leakage가 높기 때문 입니다.

만약 Subthreshold Leakage성이라면 Wafer 내에 공정 산포로 인해 Leakage가 증가하는 인자를 찾아야합니다. 예를 들어 Wafer Edge 영역에 Gate Length가 작아졌을수도 있고, Doping 산포로 인해 Junction Leakage 증가가 원인일수도 있습니다.

그림 6. IDDQ 불량 원인 Case

 

또한, Transistor 수가 증가함에 따라 IDDQ 산포도 함께 증가하여 Fail 기준을 설정하는 것이 어려워졌습니다. 이에 따라 최근에는 FF Corner의 IDDQ 값에 3 Sigma를 더한 기준을 IDDQ Fail 기준으로 삼고 있습니다. FF Corner는 모델 내에서 가장 낮은 Vt를 가지므로 IDDQ 값이 가장 크게 나타납니다. 따라서 FF Corner를 기준으로 3 Sigma를 적용하면 모델 내 정상적인 Chip들을 최대한 살릴 수 있습니다.

그림 7. IDDQ Screen Limit