SAC1 [논문 Review] 3nm 이하 CMOS 공정 기술 첫 포스팅으로 TSMC에서 발표한 3nm CMOS 최신 공정 관련한 논문을 Review 하겠습니다.Critical Process Features Enabling Aggressive Contactd Gate Pitch Scaling for 3nm CMOS Technology and Beyond 본 논문에서는 3nm CMOS 공정 개발로 크게 3가지를 주요하게 나열하고 있습니다.① Fin width and Profile: DIBL 개선 위한 Fin 두께 최적화② Self-aligned contact (SAC) 및 Gate Recess 공정: Contact 저항 및 공정 산포 개선③ Low-k Spacer: Low-k 물질 도입하여 기생 Cap 감소1. Fin Width and Profile반도체가 미세화 .. 2024. 9. 22. 이전 1 다음
