FinFET 소자의 Fin 공정 Loading Effect에 따른 전기적 특성 변화

금일은 FinFET 소자에서 Fin 공정 Loading Effect에 따른 전기적 특성을 비교하려고 합니다. Fin은 FinFET 소자의 Channel로 Fin의 모양에 따라 전기적 특성이 많이 바뀌게 됩니다. Chip 내의 모든 Transistor의 Fin이 모두 같은 모양이면 좋겠지만, 이는 거의 불가능 합니다. 그 이유는 Loading Effect 때문입니다. Loading Effect에 관해서는 저번 포스팅에 다뤘으므로([논문 Review] Etch 공정의 Loading Effect 및 개선방안), 이번에는 Fin Loading Effect에 따른 전기적 특성에 대한 논문을 포스팅하겠습니다.

 

① Fin Critical Dimension Loading Control by Different Fin Formation Approaches for FinFETs Process
② Evaluating the Impact of STI Recess Profile Control on Advanced FinFET Device Performance

1. Fin Process Flow

FinFET 공정은 일반적으로 [FIN] → [POLY (Dummy Gate)] → [S/D] → [RPG] → [RMG] → [MOL] → [BEOL] 순으로 진행됩니다. 이 중 Fin 공정은 가장 첫 단계로 전류가 흐르는 Channel 역할입니다.

 

Process Flow에서 볼 수 있듯이 Fin 공정에는 SADP(Self-Aligned Double Patterning) 혹은 SAQP 및 STI Recess와 같은 Etch 공정이 포함되어 있습니다. 이러한 Etch 공정 중에는 Loading Effect가 발생하여, Chip 내의 Pattern Density나 공정 환경 차이에 따라 Etch Rate 및 Profile(CD, Depth)가 달라지게 됩니다. 그 결과, 전기적 특성의 불균일성이 유발될 수 있습니다. 아래에서 이를 보다 자세히 살펴보겠습니다.

그림 1. Fin Module Process Flow

2. Fin Loading에 따른 전기적 특성

(1) Fin CD

 

해당 문헌에서도 앞서 언급드린 것과 같이 Fin Patterning 및 STI Recess 공정에서 Loading Effect이 발생할 수 있다고 하였으며, 그로 인해 ISO 영역과 Dense 영역의 Fin CD가 차이난다고 기술되어있습니다. 따라서 ISO Fin CD가 큰 경우(Approach A)와 ISO Fin CD가 작은 경우(Approach B), 총 2가지 Case에 대해 전기적 특성을 비교하였습니다.

그림 2. ISO Fin CD에 따른 TEM Image

 

"ISO Fin CD가 큰 경우, SS(Subthreshold Swing) 및 Ioff 특성이 열화되나 Idsat 특성이 개선됩니다"

 

해당 문헌에서는 SS 및 Ioff 특성이 열화되는 원인으로 2가지를 기술하였습니다. Fin CD가 커지면 ① Fully Depletion되지 않으면서 해당 영역이 Source/Drain 전기장 영향을 받아 Short Channel Effect이 열화됩니다. ② 추가적으로 Depletion될 영역이 생기면서 Depletion Cap이 증가(Depletion될 수 있는 Charge가 증가)되어 SS가 열화됩니다.

그림 3. ISO Fin CD에 따른 전기적 특성 및 해석

 

그럼에도 ISO Fin CD가 큰 경우, Idsat이 증가하는 경향이 있습니다. 해당 원인으로 문헌에서 직접적으로 언급되진 않았지만, Effective Channel Width 증가 및 Quantum Confinement Effect에 의한 Vt 감소로 추정됩니다. [논문 Review] FinFET Scaling에 따른 소자 특성 변화에서 유사한 내용을 다룬 적이 있습니다.

 

(2) Fin Height / STI Footing / STI imbalance

 

해당 문헌에서는 STI Recess 공정 시 Etch Loading에 의해 세 가지 주요 문제가 발생한다고 설명하고 있습니다. ① Fin Height는 Macro Loading Effect에 의해 Pattern Density마다 달라질 수 있으며, ② STI Footing과 ③ STI imbalance는 Micro Loading에 의해 유발될 수 있습니다. 아래는 이러한 문제를 나타낸 Fin MTS이며, 각각의 차이가 어떤 전기적 특성 변화를 초래하는지에 대해 정리하겠습니다.

그림 4. STI Recess Loading Effect에 따른 MTS 변화

 

아래 IV Curve는 STI Recess에 따른 전기적 특성 변화를 보여주며, 주요 비교 항목은 Leakage와 On Current입니다. 해당 내용을 한줄로 표현하면 다음과 같습니다.

 

"STI Footing이 작을수록, STI Height가 클수록 Effective Channel width가 증가하고 Gate 제어력이 좋아져,

DIBL & Leakage 감소, On Current 증가된다"

 

STI imbalance가 개선될 경우, On Current 차이는 미미하지만 DIBL & Leakage가 개선되는 것을 볼 수 있습니다. 즉 Gate 제어력이 좋아진다고 해석할 수 있습니다.

그림 5. STI Recess Loading Effect에 따른 전기적 특성 변화

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결론 및 의견

결론적으로, 동일한 Chip 내의 Fin이라도 공정 조건이나 주변 환경에 따라 Etch Loading으로 인한 전기적 특성 차이가 발생할 수 있습니다. 이러한 차이를 최소화하는 것이 핵심입니다.

 

제가 경험한 사례는 Approach B와 같이 ISO 영역의 Fin이 상대적으로 얇은 경우였습니다. Fin 형성은 일반적으로 SADP 공정을 통해 이루어지지만, 많은 Foundry에서는 Loading Effect을 고려하여 사용하지 않는 Fin을 후속 공정에서 제거합니다. 따라서 주변 환경이 모두 Dense한 환경에서 진행되는 SADP 공정의 경우 Loading Effect이 상대적으로 적으며, STI Recess 공정 단계에서 주로 Loading Effect이 발생하게 됩니다.

 

추가적으로 Fin의 발전 방향에 대해서 간략히 소개하겠습니다. Short Channel Effect을 억제하여 DIBL 및 SS 개선 및 Effective Channel Width를 증가시켜 Current를 개선하기 위해 Width는 작아지고, Height는 높아지는 방향으로 발전하고 있습니다. 하지만 이 또한 공정적인 한계에 부딪히면서 Samsung Foundry의 경우 3nm부터 GAA 구조를 도입하였으며, TSMC의 경우 2nm부터 GAA 구조 도입 예정입니다.

그림 6. Fin의 세대별 발전 방향