FinFET Source/Drain Cavity 구조에 따른 전기적 특성

저전력, 고성능을 위해 기존의 Planer 소자에서 FinFET 소자로 변화되었습니다. 금일은 FinFET 소자에서 Source/Drain Cavity에 따라 Para. Cap과 Para. Resistance가 Trade-Off 되는 특성에 대해 포스팅해보겠습니다. 제가 참고한 논문은 아래와 같습니다.

 

① FinFET Performance Enhancement by Source/Drain Cavity Structure Optimization

1. FinFET Source/Drain Cavity 형성 과정

Cavity는 번역하면 “구멍” 혹은 “빈공간”이라는 뜻입니다. 기존 Planar 소자에서는 Implant를 통해 Source/Drain을 형성했지만, FinFET에서는 EPI Growth를 통해 Source/Drain을 형성합니다. EPI Growth를 위해서는 먼저 Cavity 형성이 필요합니다. FinFET의 Source/Drain Cavity 형성 과정은 크게 3가지 step으로 나눌 수 있습니다.

1. Fin 상부 Spacer 제거
2. Anisotropic Etch를 통한 Fin Recess
3. Isotropic Etch를 통한 최종 Cavity 형성

이렇게 형성된 Cavity에서는 두 가지 MTS 인자가 중요합니다. 첫 번째는 Proximity, 두 번째는 Depth입니다. 아래에서 각 인자가 전기적 특성에 어떤 영향을 주는지 살펴보겠습니다.

그림 1. FinFET Source/Drain MTS

2. Cavity Depth에 따른 전기적 특성

해당 논문에서는 Cavity Proximity를 고정한 상태에서 Depth를 ±10% 변화시켰습니다. Depth가 증가하면 S/D volume이 증가하면서 S/D resistance가 감소하고, 그 결과 Current 특성이 개선됩니다. 반면 Junction이 채널에 더 가까워지고 영향 범위가 커지면서 DIBL이 열화되는 등 short channel effect가 심화됩니다. 또한 물리적으로 Gate와 겹치는 면적이 증가하는 것은 아니지만, Gate 전계가 S/D에 영향을 미치는 영역이 넓어지면서 Cov 역시 증가하는 경향을 보입니다.

그림 2. Cavity Depth에 따른 전기적 특성 변화

3. Cavity Proximity에 따른 전기적 특성

해당 논문에서는 Cavity Depth를 고정한 상태에서 Proximity를 ±50% 변화시켰습니다. Proximity가 감소하면 S/D와 채널 사이 거리가 가까워져 저항 경로가 줄어들고, 그 결과 Current와 Resistance 특성이 개선됩니다. 그러나 Junction이 채널과 가까워지면서 DIBL이 심화됩니다. 또한 Gate와 S/D 사이의 물리적으로 겹치는 면적이 증가하여, Cov 역시 증가하게 됩니다.

그림 3. Cavity Proximity에 따른 전기적 특성 변화

4. Cavity Implant에 따른 전기적 특성

Cavity implant는 S/D 구조 자체를 변화시키지 않고, cavity가 형성된 상태에서 이후 S/D과 동일한 도펀트 타입으로 이온 주입을 진행하는 공정입니다. Energy, tilt, dose와 같은 다양한 공정 파라미터 조절을 통해 junction profile을 fin 하부 방향으로 더 깊게 형성하거나, 필요에 따라 측방향으로 확장시키는 것도 가능합니다. 해당 논문에서는 약 1×10¹⁴ atoms/cm²의 Dose와 약 1 keV 에너지 조건에서 Boron(B) 이온을 사용해 Cavity Implant를 진행했으며, Tilt를 최소화하여 측방 확산을 억제했습니다.

 

실제 Cavity Implant를 적용한 결과, DIBL은 거의 유사한 수준을 유지했습니다. 또한 COV는 약 1.4%만 소폭 증가하는 데 그쳤습니다. 반면 S/D 저항 감소 효과로 인해 Current는 약 3% 개선되었습니다. 이 공정은 구조적 변화를 수반하지 않기 때문에 DIBL과 COV 열화를 최소화하면서도, S/D 저항 감소를 통해 Current 특성을 개선할 수 있는 장점이 있습니다.

그림 4. Cavity Implant에 따른 전기적 특성 변화

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결론 및 의견

Cavity depth 증가나 proximity 감소를 통해 DC 특성, 특히 Current를 개선할 수 있습니다. 그러나 실제 칩 동작에서 더 중요한 AC 특성 관점에서는 결과가 다르게 나타날 수 있습니다. 경우에 따라서는 AC 특성이 거의 개선되지 않거나 오히려 열화되기도 합니다. 따라서 DC 특성에서 개선이 보이는 아이템이라도, 실제 칩 레벨에서 AC 성능 열화가 없는지 반드시 함께 검증해야 합니다.

 

저 또한 Cavity Proximity 감소를 통해 Speed 특성을 개선하려 한 경험이 있습니다. DC 특성은 논문에서 보고된 것과 유사하게 개선되었지만, Cov가 크게 증가하면서 parasitic capacitance 영향이 커졌고, 그 결과 AC 특성이 열화되어 최종적으로 Speed 개선 효과를 얻지 못했습니다. 이후 Cov 증가가 상대적으로 작은 방향인 Cavity Depth를 증가시키는 쪽으로 접근하여 speed 개선을 달성한 사례도 있었습니다.

 

결국 반도체 소자 개발은 항상 Trade-Off의 연속입니다. 구조적 변경을 통해 저항을 개선하면 기생 capacitance가 악화되는 경우가 많습니다. 이를 보완하기 위해 Cavity Implant와 같은 신규 공정이나 새로운 scheme을 적용할 수 있지만, 이 또한 추가 공정이 들어가므로 수율 측면에서 또 다른 리스크가 생길 수 있습니다. 따라서 반도체 공정에서는 "절대적으로 좋은 해법"은 존재하지 않으며, 저항과 capacitance, 성능과 수율 사이에서 목표 제품에 맞는 최적점을 찾는 것이 무엇보다 중요합니다.