ESD 회로의 기본 구성 및 개념

ESD(Electrostatic Discharge)는 반도체 칩이 제작된 이후, 패키지 공정이나 운송 과정, 그리고 실제 사용 중에 발생할 수 있는 정전기 방전을 의미합니다. 짧은 순간에 수천 볼트에 달하는 전압이 Bump나 Pad를 통해 칩 내부로 유입될 수 있으며, 이로 인해 회로가 타버리는 Burn-Out 현상이나 Gate Oxide 파괴가 발생할 수 있습니다. 이러한 손상이 발생하면 반도체 칩은 더 이상 정상적으로 사용할 수 없게 됩니다.

 

비슷한 개념으로 PID(Plasma Induced Damage)를 들 수 있습니다. ESD가 외부에서 유입되는 정전기가 원인이라면, PID는 반도체 공정 중 플라즈마 환경에서 전하가 축적되면서 발생하는 손상입니다. PID는 공정 조건 최적화나 Antenna Ratio Design Rule 설정을 통해 일정 부분 개선할 수 있으며, 이에 대한 자세한 내용은 이전 포스팅에서 다룬 바 있습니다([논문 Review] PID(Plasma Induced Damage)와 Antenna ratio).

 

반면, ESD는 주로 회로 레벨에서의 대응이 필요하며, 이를 위해 ESD 보호 회로를 적용합니다. ESD 보호 회로는 외부에서 유입되는 과도한 전압과 전류를 우회시키거나 흡수하여, 내부 핵심 회로가 손상되지 않도록 하는 역할을 합니다. 이번 포스팅에서는 이러한 ESD 보호 회로가 어떤 기본 구조를 가지고 있는지에 대해 알아보도록 하겠습니다. 제가 참고한 자료는 아래와 같습니다.

https://monthly-pulse.com/2022/03/29/introduction-esd-protection-concepts-for-i-os/

Introduction: ESD protection concepts for I/Os

 

1. Power ESD Clamp

Power Clamp는 전원(Vdd, Vss) Pad를 통해 유입되는 ESD를 방지하는 역할을 합니다. 주로 RC 회로와 홀수 개의 Inverter, 그리고 대면적 BigFET의 조합으로 구성됩니다. 회로의 개략적인 Schematic diagram은 아래와 같습니다.

그림 1. Power ESD Clamp Diagram

 

평상 시에는 Vdd 전압이 일정하게 유지되므로 Capacitor는 Vdd 전압으로 충전된 상태를 유지합니다. 이로 인해 Inverter 출력은 Low 상태가 되며, BigFET의 Gate에는 Low 신호가 인가됩니다. 따라서 BigFET은 꺼진 상태로 유지되고, Vdd와 Vss 사이로 전류가 흐르지 않게 됩니다.

 

반면 ESD가 발생하면 순간적으로 매우 큰 전압이 Vdd Pad로 유입됩니다. 이때 RC 회로의 특성상(RC Delay) Capacitor 전압은 즉시 상승하지 못하고 초기에는 0V 상태로 유지됩니다. 그 결과 Inverter 출력은 High로 전환되며, BigFET의 Gate에는 High 신호가 인가됩니다. 이로 인해 BigFET이 켜지게 되고, 유입된 ESD 전류는 Vss 방향으로 빠르게 방전됩니다.

그림 2. ESD 발생 시 Power Clamp의 방전 매커니즘

 

이러한 동작을 통해 Power Clamp는 ESD 이벤트 동안 전원 간에 저항이 낮은 방전 경로를 형성하여, 내부 회로에 과도한 전압이 인가되는 것을 효과적으로 방지합니다. ESD 이벤트가 종료된 이후에는 RC 회로를 통해 다시 정상 상태로 복귀하며, 평상시 동작에는 영향을 주지 않도록 설계됩니다.

2. ESD Diode

ESD Diode는 Tx, Rx와 같이 외부와 직접 연결되는 IO Pad로부터 유입되는 ESD를 방지하는 역할을 합니다. Tx, Rx Pad는 외부 환경과 바로 연결되어 있기 때문에 정전기 방전에 가장 취약하며, 별도의 보호 장치가 없을 경우 내부 트랜지스터나 Gate Oxide가 손상되어 회로가 타버리는 문제가 발생할 수 있습니다.

 

이를 방지하기 위해 IO Pad에는 위아래 방향으로 ESD Diode를 연결합니다. ① Pad 전압이 Vdd보다 높아지는 경우, 즉 Positive Charge가 인가되면 상단 Diode가 켜지면서 전류가 Vdd 방향으로 빠지게 됩니다. 이때 Vdd 방향으로 우회된 Positive Charge는 전원 라인에만 머무르지 않고, 앞서 설명한 Power Clamp의 동작에 의해 다시 Vss 방향으로 방전됩니다. 반대로 ② Pad 전압이 Vss보다 낮아지는 경우, 즉 Negative Charge가 인가되면 하단 Diode가 켜지면서 전류가 Vss 방향으로 빠지게 됩니다. 

그림 3. IO Pad ESD 발생 시 ESD Diode 매커니즘

 

결과적으로 IO Pad로 유입된 ESD 전류는 ESD Diode와 Power Clamp를 통해 Vdd–Vss 사이의 안전한 경로로 흐르게 되며, 내부 핵심 회로에는 거의 영향을 주지 않게 됩니다. 이와 같이 ESD Diode와 Power Clamp는 서로 연계되어 동작하며, 전원 Pad뿐만 아니라 IO Pad로부터 유입되는 다양한 형태의 ESD 이벤트에 대해 칩 전체를 보호하는 역할을 수행합니다.

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결론 및 의견

ESD를 보호하기 위해 ESD Diode나 Power ESD Clamp와 같은 다양한 보호 회로가 사용됩니다. 다만 실제 제품 개발 과정에서는 이러한 ESD 보호 회로가 누락되거나, 공정 이슈로 인해 의도와 다르게 동작하는 사례도 발생할 수 있습니다.

 

제품 및 공정 엔지니어로 근무하면서, 회로 내에 ESD 보호 구조가 없어 ESD Diode를 추가하는 Mask Revision을 진행한 경험이 있습니다. 해당 회로는 DFT(Design For Test) 회로로, 실제 칩의 기능 동작과는 직접적인 관련이 없었으며 테스트를 위해서만 존재하는 회로였습니다. 이로 인해 설계 단계에서 ESD 방지 설계 검토가 충분히 이루어지지 않았고, 결과적으로 ESD 취약 구조로 남아 있었습니다.

 

또 다른 사례로는 Power ESD Clamp에서 RC 회로가 공정 중 Damage를 받아 Leakage가 발생한 경우가 있습니다. RC 회로 중 R이 끊어지면서 ESD 발생 여부와 관계없이 BigFET이 부분적으로 켜진 상태가 유지되었습니다. 그 결과 Vdd와 Vss 사이로 지속적인 Leakage 전류가 흐르는 문제가 발생하였습니다. 해당 불량은 IDDQ 불량으로 이어져 수율 저하의 원인이 된 이력이 있습니다.

그림 4. RC Clamp Damage로 인해 IDDQ 불량 발생 Case