PID (Plasma Induced Damage)와 Antenna ratio에 대해 정리해보겠습니다. 이번 내용은 아래 논문을 참고하기도 하였지만, 개념적인 내용이 잘 정리된 유투브(https://www.youtube.com/watch?v=zXcSkqu9l3A&t=132s)를 주로 참고해서 글을 작성하였습니다. 해당 유투브를 먼저 보시는 걸 추천드립니다.
① Temperature Effect on Antenna Protection Strategy for Plasma-Process Induced Charging Damage
② Evaluation of Plasma Induced Damage of HDP FSG and USG
1. PID (Plasma Induced Damage) 란?
반도체를 만들기 위해서는 다양한 공정이 필요합니다. 그 중에서도 특히 Etch 공정은 Plasma를 주로 사용합니다. Plasma에는 전자, 양이온, 라디칼 등 다양한 상태가 있습니다. 특히 BEOL에서 Metal을 만들기 위해서는 주로 다마신(Damascene) 공정을 사용하기 때문에 Etch 공정이 필수적입니다.
PID(Plasma Induced Damage)는 Plasma Etch 과정에서 Metal Line에 전하가 축적되어 Transistor Gate에 높은 전압이 발생하고, 이로 인해 Gate Oxide가 파괴되는 현상입니다. Gate는 전하가 이동하는 통로가 아닌, Channel을 형성하기 위해 Potential을 만들어주기 때문에 전하가 빠지지 못합니다. 그래서 전하가 축적되다가 Gate Oxide가 터지게 됩니다. 이는 수율 및 신뢰성 저하를 일으키게 됩니다.
PID를 방지하기 위해 "Antenna Ratio"라는 Design Rule이 존재합니다. Antenna Ratio를 쉽게 설명하면 Gate Oxide 면적과 연결된 Metal Line의 면적 입니다. Gate Oxide와 연결된 Metal Line의 면적이 많다면 Plasma Damage가 많다고 판단할 수 있습니다. 따라서 설계 시, Antenna Ratio가 특정 값 이상으로 설계되지 않도록 Design Rule로 설정되어 있습니다. 뒤에서 예시를 통해 자세히 설명하겠습니다.
2. PID (Plasma Induced Damage) 개선 기술
PID를 개선하기 위해서 Antenna Ratio를 작게 설계하면 됩니다. 즉 Metal Line을 작게 쓰면 PID는 개선될 수 있습니다. 하지만 설계 입장에서는 설계 자유도가 감소하게 됩니다. 따라서 Metal Line을 그대로 쓰면서 PID를 개선하기 위해서 아래의 방법들이 적용되고 있습니다.
(1) Metal Routing 순서 변경
Metal Routing의 순서를 변경하면 PID를 효과적으로 개선할 수 있습니다. 아래 그림에서 왼쪽 구조는 언뜻 보기에 큰 문제가 없어 보이지만, PID 관점에서는 매우 Risk한 상황입니다. 그 이유는 Gate와 연결된 M1이 지나치게 길어, M1이 형성되는 동안 Gate에 PID가 발생할 수 있기 때문입니다.
반면 오른쪽 그림처럼 Metal을 Routing하면 PID를 줄일 수 있습니다. 이 경우 M1은 매우 짧고 M2가 상대적으로 길지만, 이는 문제가 되지 않습니다. M2에서 전하가 쌓이더라도 Driver(PN 접합)를 통해 Charge가 빠져나갈 수 있기 때문입니다.
앞서 언급했듯이 PID는 전하가 빠져나갈 경로 없이 쌓일 때 발생합니다. 따라서 전하가 이동할 수 있는 경로가 존재한다면 PID는 발생하지 않습니다. 이와 같은 원리로 Antenna Ratio 또한 전하가 빠져나갈 경로가 연결되기 전까지만 고려됩니다. 예를 들어, M2부터 Driver와 연결되는 경우에는 M1의 면적만 Antenna Ratio 계산에 포함됩니다.
(2) Metal Jumper
단순히 Metal Routing을 변경할 수도 있지만, Metal jumper라는 방법을 적용할 수 있습니다. 긴 Metal Line을 한번에 만들지 말고 쪼개서 만든 다음, 상위 Metal에서 연결해주는 방법입니다. 긴 Metal Line이 한번에 연결되지 않기 때문에 PID를 개선할 수 있습니다. 하지만 추가적으로 Via가 필요하며 상황에 따라 불가능할 수 있습니다.
(3) Protection Diode 삽입
마지막 방안은 Protection Diode를 삽입하는 것입니다. Diode를 삽입하면 전하가 이동할 수 있는 경로가 생겨 PID를 개선할 수 있습니다. 그러나 Protection Diode 삽입에 따른 단점도 존재합니다. 이러한 단점을 고려하여 설계해야합니다.
- 면적 증가
- Diode를 삽입하면 더 많은 칩 면적이 필요해 설계 시 공간 제약이 발생할 수 있습니다.
- 회로 Delay 증가
- Protection Diode는 회로 동작에 영향을 주지 않도록 역방향(Reverse Bias)으로 연결됩니다.
- 따라서 실제 회로에 신호가 들어오면 다이오드의 Depletion Region이 확장되어 Parasitic Capacitance로 작용하고, 이로 인해 회로 지연이 증가할 수 있습니다.
Protection Diode에 대해 좀 더 자세히 살펴보겠습니다. Protection Diode는 크게 ① N+ Junction to PW, ② P+ Junction to NW로 나눌 수 있습니다. Protection Diode는 실제 동작 시 역방향(Reverse Bias) 상태로 연결되어 전류가 흐르지 않아야 합니다. 따라서 N+ Junction의 경우 PW에 GND가 연결되어야 하고, P+ Junction의 경우 NW에 VDD가 연결되어야 합니다. 이후 축적되는 전하의 종류(양전하/음전하)에 따라 표와 같은 동작 조건에서 전하가 빠져나갈 경로가 형성됩니다.
각 Diode 별 전하에 따라 동작하는 매커니즘이 다르게 됩니다. Breakdown 대비 Forward Bias가 주어졌을 때, 전하를 쉽게 방전시킬 수 있기 때문에 각 Diode 별 쉽게 방전시킬 수 있는 전하가 달라 상호보완적이라고 할 수 있습니다. 하지만 P+ Junction은 NW 공정이 추가로 필요하기 때문에 면적 측면에서 N+ Junction보다 불리합니다. 따라서 PID를 개선하기 위해 주로 N+ Junction Diode를 사용하는 경향이 있습니다.
3. Metal 이외에 PID 유발 공정
PID는 Metal 배선 공정에서만 유발되는건 아닙니다. 가장 대표적인 사례로 Deep N Well 공정이 있습니다. NMOS의 경우 따로 Well을 형성하지 않기 때문에 상대적으로 Deep N Well을 만들어주지 않으면 Noise가 생기게 됩니다. 자세한 내용은 제 포스팅 중 아날로그 회로에서의 Deep N Well 을 확인해주세요.
하지만 PID 관점에서 보면 DNW은 취약한 부분이 있습니다. Deep NW를 적용하면 P+ to NW Diode와 같이 [PW] - [Deep NW] - [Psub]로 접합된 PNP 구조가 형성됩니다. 이로 인해 음전하(-) 방전이 어렵습니다. 특히 취약한 이유는 Deep NW가 일반 NW보다 더 높은 도핑 농도를 사용하기 때문에 방전 경로 확보가 더욱 어렵다는 점입니다. 따라서 전하가 방전되지 못하고 쌓이면서 PW과 연결된 Oxide가 Breakdown이 일어나게 됩니다. 많은 문헌에서 DNW에 의한 신뢰성 및 Off state 특성 열화에 대한 부분을 지적하고 있습니다.
결론 및 의견
제가 경험한 PID에 대해 자세히 설명해보겠습니다. PID가 발생 시, 주로 Gate Oxide가 두꺼운 소자에서 발생했습니다. 왜냐하면 Gate Oxide가 얋은 소자는 Tunneling에 의한 Leakage가 발생하기 때문입니다. 따라서 Leakage에 의해 방전 경로가 발생하게 되는데 Gate Oxide가 두꺼운 소자는 Leakage가 거의 없어 오히려 더 PID가 잘 발생됩니다.
또한 최근 공정들이 복잡해지고 Etch 이외 공정에서도 Plasma를 많이 쓰면서 PID를 유발하고 있습니다. 그 중 제가 경험한 사례를 유사한 사례의 논문을 통해 소개하겠습니다. BEOL Metal 공정 중 HDP Oxide가 최근 많이 사용되고 있습니다. 그러나 이 공정은 PID를 유발하여 Oxide의 신뢰성을 저하시킬 수 있습니다. 해당 논문에서는 PID의 근거로 Antenna Ratio 증가에 따른 Vt Shift(Slow)와 Gate Leakage 증가를 제시하고 있습니다.
매커니즘은 ① HDP 공정 중 Plasma에서 발생한 UV에 의해 전자가 방출되고 ② 방출된 전자가 Metal Line에 축적되어 PID를 유발하는 것입니다. ③ 이로 인해 Gate Oxide와 Interface에 Trap이 형성되어 소자의 전기적 특성이 열화되는 것으로 추정하였습니다.
이를 개선하기 위해 논문에서는 HDP 증착 전에 1000Å 이하 두께의 Buffer Layer를 증착하는 방법을 제안하였습니다. 이 방법을 통해 Plasma로 인한 손상을 완화할 수 있었으며, 그 결과 Vt shift가 20mV 이상 개선된 것으로 논문에 언급되어있습니다. 저는 Depo 시 Plasma를 조절하여 HDP 막질 내 Charge를 감소시켜 PID를 개선하였습니다. 이렇듯 Etch 공정 뿐만 아니라, Plasma를 쓰는 모든 공정에서 PID가 유발될 수 있습니다.
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