Intel은 2025년 18A Process Technology를 공개하며 차세대 공정 플랫폼을 본격적으로 선보였습니다. 첫 양산 제품으로는 Intel의 자체 프로세서인 Panther Lake가 있습니다. Intel 18A의 가장 큰 특징은 기존 FinFET 구조에서 벗어나 GAA (Gate-All-Around) 구조의 RibbonFET을 적용했다는 점입니다. 여기에 전력 공급 구조를 기존 Frontside에서 Wafer의 Backside로 이동시키는 BSPDN (Backside Power Delivery Network) 기술인 Power Via를 함께 적용했습니다.
특히 BSPDN은 Intel 18A를 통해 세계 최초 양산 제품에 본격적으로 적용된 핵심 기술 중 하나로, 기존 공정과 비교해 Power Delivery와 Signal Routing의 구조적인 변화를 가져왔다는 점에서 큰 의미가 있습니다. 이번 포스팅에서는 Intel 18A의 핵심 기술인 RibbonFET과 BSPDN/Power Via에 대해 살펴보고, 두 기술의 적용으로 인해 Intel 18A의 Device Characteristics와 Design Architecture가 어떻게 변화했는지 알아보겠습니다.
① Intel 18A Platform Technology Featuring RibbonFET (GAA) and PowerVia for Advanced High Performance Computing
1. RibbonFET : Dielectric Sub-Fin
RibbonFET은 GAA 구조를 의미하는 Intel의 명칭입니다. Samsung의 경우 MBCFET으로 정의하였고, TSMC는 Nanosheet으로 정의하였습니다. Samsung은 3nm부터 GAA 구조를 적용하여 양산 중이며, TSMC는 2nm에서 GAA 구조를 적용할 예정입니다. GAA 구조를 적용하면 FinFET 대비 Drive Current, Leakage, DIBL(Gate Control) 측면에서 개선되는 특성을 기대할 수 있습니다. 하지만 Intel 18A의 RibbonFET이 특별한 이유는 저는 "Dielectric Sub-Fin"이라고 생각합니다.
아래 구조를 보면 Samsung 3nm는 Channel을 3층으로 적층한 구조를 사용하였고, Intel 18A는 Channel을 4층으로 적층한 구조를 사용하였습니다. Channel을 4층으로 적층하면 동일한 면적에서 더 많은 Channel Width를 확보할 수 있기 때문에 더 높은 Current를 만들어낼 수 있습니다. 하지만 Channel 적층 수가 증가할수록 공정적인 난이도가 높아지기 때문에, Samsung은 수율 안정화를 위해 3층 구조를 사용하는 것으로 보입니다.
또한 두 구조의 큰 차이점 중 하나는 "Dielectric Sub-Fin"입니다. Samsung의 GAA 구조는 3층 Channel 이외에 하부 Si 영역이 Gate와 연결되어 있는 구조입니다. 이러한 구조에서는 하부 방향으로 Leakage가 발생할 수 있습니다. 따라서 Intel은 이러한 Leakage를 개선하기 위해 하부에 Si이 아닌 "Dielectric Sub-Fin" 구조를 적용한 것으로 보입니다.
2. Backside Power Delivery Network (BSPDN) : Power Via
Power Via는 Intel의 Backside Power Delivery Network(BSPDN) 기술입니다. 기존 CMOS 구조에서는 Signal Line과 Power Line 모두 트랜지스터가 형성된 Frontside에서 배선했습니다. 하지만 공정이 미세화되면서 트랜지스터의 밀도 증가에 따라 Metal Pitch도 감소하면서 배선 저항 및 Para.Cap이 문제가 되고 있습니다. 따라서 Power를 Backside 영역으로 분리하는 BSPDN 기술이 필요하게 되었습니다.
Intel의 Power Via를 살펴보면, Backside에서 Power를 전달하기 위한 BM0~BM5 Metal Layer가 새롭게 형성된 것을 확인할 수 있습니다. 특히 Metal Pitch를 비교해보면 M0 대비 BM0의 Pitch가 약 160 nm로 상당히 크게 설계되어 있습니다. 이는 Backside Power Network에서 충분한 Metal 공간을 확보하여 Power Line의 저항을 낮추고 IR Drop을 개선하기 위한 구조로 볼 수 있습니다. 실제로 Intel이 제시한 결과를 보면, Intel 3 대비 Intel 18A에서는 IR Drop이 가장 크게 발생하는 Worst Case 기준으로 10배 이상 개선된 것을 확인할 수 있습니다.
논문에서는 구체적으로 언급되어 있지 않지만, Power Via 구조를 분석해보면 NMOS와 NMOS, PMOS와 PMOS를 전기적으로 분리하는 Gate Cut 영역에 Power Via를 배치한 것으로 보입니다. 기존 Gate Cut 영역을 활용함으로써 Power Via 구현을 위한 별도의 추가 면적이 필요하지 않은 것으로 판단됩니다. 또한 Power Via에는 Mo (Molybdenum) Liner가 적용된 것으로 보이며, 상대적으로 낮은 저항을 갖는 Mo을 활용하여 Power Delivery Path의 저항을 낮추도록 설계한 것으로 해석할 수 있습니다.
3. BEOL Optimization : EUV Direct Print 및 RC Improvement
Intel 18A에서는 M0~M2에 EUV Direct Print를 적용하여 Single Trench와 Single Via를 한 번의 EUV Patterning으로 구현했습니다. 이를 통해 Intel 3 대비 Mask 수를 29%, Process Step 수를 37% 감소시켰습니다. 공정 Step 감소는 공정 복잡도를 낮추고 Random Defect 발생 가능성을 줄이는 데 기여할 수 있으며, 또한 Self-Aligned 방식 대비 EUV Direct Print를 통해 Metal Space 관점에서 설계 자유도를 확보했습니다. 또한 Advanced Metallization과 Ultra-low k를 적용하여 Metal의 저항 및 기생 Capacitance를 개선했으며, 이를 통해 RC 특성을 약 12% 개선했습니다.
결론 및 의견
Intel 3 대비 Intel 18A에서 Speed는 18%, Power는 38%개선되었으며 Area는 28% 감소하였습니다.
① RibbonFET 적용을 통해 Transistor의 면적을 감소시키면서도 Drive Current는 증가시킬 수 있었습니다. 이를 통해 Cell Height를 Intel 3의 240 nm에서 180 nm로 감소시켰으며, High Density Cell의 경우 210 nm에서 160 nm까지 감소시켰습니다. ② Power Via 적용을 통해 Power Line을 Backside로 이동시켜 Signal Line과 Power Line을 분리하였습니다. 이를 통해 IR Drop을 개선하였습니다. 또한 Power를 Backside에서 공급함으로써 Frontside Metal의 Routing 부담이 감소하였고, 그 결과 M0 Pitch를 기존 30 nm에서 32 nm로 오히려 확대하면서 Signal Line의 저항도 추가로 낮출 수 있었습니다.
