[논문 Review] SiGe Channel에 따른 PMOS 소자 변화
이번 포스팅에서는 SiGe Channel 적용에 따른 다양한 변화에 대해 Review 하려고 합니다. 다양한 논문을 참고 했지만 대표적으로는 아래 논문을 참고 하였습니다.
PMOS Hole Mobility Enhancement Through SiGe Conductive Channel and Highly Compressive ILD-SINx Stressing Layer
해당 문헌에서는 SiGe Channel 적용에 따른 PMOS 소자의 Mobility, On current 등 다양한 변화에 대해 얘기하고 있습니다. 또한 추가적으로 참고한 논문에서는 PMOS Vt 변화에 대해 얘기하고 있습니다. 논문 Title에서 알 수 있듯이 SiGe Channel은 주로 PMOS에서 적용되고 있습니다.
1. Band Diagram
Si의 Bandgap은 1.12eV, 전자친화도는 4.1eV 입니다. SiGe은 ~1.0eV 수준의 Bandgap과 3.8eV 수준의 전자친화도를 가지고 있습니다. Si 대비 전자친화도가 0.3eV 낮기 때문에 PMOS SiGe Channel에서 ① 동일 Metal을 기준으로 보았을 때는 Vt는 낮아지며 ② 동일한 Vt를 만들어내기 위해 Metal의 Workfunction이 0.3eV 낮아질 수 있습니다. 추가적으로 SiGe 내에 Ge 농도가 높아질수록 전자친화도를 줄일 수 있습니다.
위와 같은 이유로 Si Channel 기준으로 NMOS Metal Workfunction은 4.1~4.3eV, PMOS Metal Workfunction은 4.7~4.9eV 수준입니다. 만약 PMOS에 SiGe Channel을 적용한다면 PMOS Metal Workfunction은 4.4~4.6eV으로 낮아질 수 있습니다. 즉, 적절한 Vt를 만들어내기 위해 필요한 NMetal과 PMetal의 Workfunction 차이가 줄어들 수 있습니다. 이는 High-k & Metal Gate 공정에서 Gate Rs를 줄일 수 있는 중요한 부분입니다. 마지막 문단에 해당 이유에 대해 기술하였습니다.
2. Stress Engineering
Hole에 Compressive Stress가 인가되면 Effective Mass가 감소하면서 Mobility가 증가합니다. 따라서 SiGe Channel 및 Compressive CESL에 의해 PMOS Mobility 및 Ion Current가 개선됩니다. 하지만 Interface Trap 및 Roughness가 열화되기 때문에 이를 개선하기 위해 얇은 Si Cap이 필수적입니다.
과거 대비 CPP(Contact Poly Pitch)와 같은 Dimesion이 감소하면서 두꺼운 CESL을 적용하기 어려워져(10nm 이하), 최근에는 Compressive CESL은 사라지는 추세입니다.
해당 문헌에서는 9A Si Cap + SiGe Channel / 24A Si Cap + SiGe Channel을 비교하였습니다. 9A Si Cap 적용 시 Ion Current는 개선되지만 Bandgap이 작기 때문에 Leakage가 증가합니다. 24A Si Cap 적용 시 Leakage는 개선되지만 SiGe Channel이 매립되면서 Ion Current가 열화됩니다.
결론 및 의견
Poly Gate를 사용할 때는 Doping농도를 통해 조절이 가능하나 High-k & Metal Gate 기술에서는 Metal Gate의 Workfunction으로 조절하게 됩니다. NMOS는 Low Workfunction Metal을, PMOS는 High Workfunction Metal이 적합하게 됩니다. 이를 조절하는 방법은 Metal의 두께입니다. 대표적으로 TiN의 두께 차이를 통해 N, PMOS의 Workfunction 차이를 형성하고 있습니다. 일반적으로 TiN 두께를 증가시켜 Workfunction을 증가시킬 수 있습니다. 공정 진행은 아래와 같습니다. 해당 공정을 반복하면서 Multi Vt를 구현할 수 있습니다.
N, PMOS TiN Depo → Photo (PMOS Close) → Etch (TiN Removal)
NMOS, PMOS 의 Gate 두께 차이는 초기에는 문제가 없었지만 MOSFET → FinFET → MBCFET(GAA)로 구조 변화 및 Gate Length가 줄어들면서 문제가 발생하고 있습니다. 먼저 두께를 무한정 높일 수 없습니다. GAA 구조에서는 TiN 두께를 높이는 것이 매우 제한적입니다. 또한 Gate Length 감소에 따라 TiN 두께가 두꺼울수록 Gate 저항(Rs)가 열화되게 됩니다. 따라서 SiGe Channel을 통해 PMOS의 TiN 두께를 감소시킬 수 있다면 구조에서 오는 문제를 해결할 수 있고 Gate Rs를 개선할 수 있습니다.
추가적으로 Electron 대비 Hole의 Mobility가 3배 정도 높기 때문에 N, PMOS의 Balance가 중요한 CMOS에서 PMOS의 Width를 증가시키고 있습니다. 하지만 Chip 면적에서 손해가 크기 때문에 Source, Drain 및 Channel에 SiGe을 적용하는 Stress Engineering을 통해 PMOS에 전류를 높여 Chip 면적을 줄일 수 있습니다.
다만 SiGe Channel을 형성하기 위해 Fin 혹은 Active를 형성하는 Process에서 PMOS 영역에 대해 Etch 및 SiGe EPI Growth 하는 과정이 추가됩니다. 공정이 추가되기 때문에 산포가 열화되기 때문에 공정 제어가 필수적입니다.
Photo (NMOS Close) → Etch → SiGe EPI Growth → Fin formation