[논문 Review] PBTI/NBTI에 따른 SRAM Vmin(최소 동작 전압) 변화
이번 포스팅에서는 PBTI/NBTI에 따른 SRAM Vmin(최소 동작 전압) 변화에 대한 논문에 대해 Review 하겠습니다.
Impacts of NBTI/PBTI on SRAM Vmin and Design Techniques for SRAM Vmin Improvement
해당 문헌에서는 SRAM의 PBTI/NBTI에 따른 Vmin 변화에 대해 얘기하고 있습니다. 논문 Review에 앞서 배경이 되는 몇가지를 설명하겠습니다.
1. Bias Temperature Instability(BTI)
BTI는 Bias Temperature Instability로 Temperature, Bias Stress를 가하여 Vth 변화에 관련된 신뢰성 항목입니다. NMOS에 해당되는 Positive BTI(PBTI), PMOS에 해당되는 Negative BTI(NBTI)로 나눌 수 있습니다. 다만 PBTI 대비 PMOS의 NBTI 열화가 더 크기 때문에 NBTI 신뢰성을 주로 평가하고 있습니다.
모델링에 대해서는 다양한 내용이 있지만 대표적인 모델링으로,
PMOS에 Temperature와 Bias를 가하였을 때, Hydrongen Passivation(Si3-H)이 열 및 전기장에 의해 약해지고 Hole은 공유결합에 Capture되어 (+) Interface Charge가 형성됩니다. 그로 인해 PMOS Vt는 Slow(증가)하는 방향으로 변화합니다.
그 이외에도 Interface trap 발생으로 Mobility 감소에 의한 Idsat 감소, Interface Charge Cap 발생에 의한 SS 열화가 추가적으로 발생합니다.
이후 Stress(Bias, Temperature)를 가하지 않으면 Hydrogen은 재결합하여 Vt가 원래대로 돌아오는 Recovery 과정을 가지게 됩니다. 따라서 DC Bias가 인가될 경우 Recovery 없이 Stress에 의해 Vt가 증가하며, AC Bias가 인가될 경우 Stress → Recovery 과정을 반복하게 됩니다.
2. Static Random-Access Memory(SRAM)
SRAM은 1bit가 6개의 Transistor로 구성된 메모리입니다. DRAM처럼 Capacitor에 전하를 저장하는 것이 아닌, latching 회로 (flip-flop)을 사용하여 데이터를 저장하게 됩니다. 따라서 읽고 쓰는 속도가 빨라 캐시 메모리로 많이 사용됩니다.
다만 1bit을 만들어내기 위해 6개의 트랜지스터가 필요하기 때문에 면적 측면에서 손실이 큽니다. 또한 1bit 내에 Tr 특성 산포가 있으면 안정적인 동작이 어렵습니다.
최근 저전력 소자의 중요성이 높아지면 동작하기 위한 최소 전압인 Vmin이 중요해졌습니다. SRAM의 Vmin은 설계 이외에 안정성이 매우 중요하고 이를 잘 고려해서 디자인 하는 것이 필요합니다. PBTI, NBTI는 SRAM 소자의 안정성을 깨는 Noise이며 이는 Vmin 열화로 이어집니다. 아래에서 각 동작 원인와 PBTI, NBTI에 의한 열화에 대해 정리하였습니다.
1. Read Operation
Read 동작 시 Wordline에 Vdd 걸리고 Bitline은 Pre-charged 되어있습니다. 만약 "0"을 읽는다면 Pre-charged된 Bitline이 방전되게 됩니다. 이 때 방전된 전하량을 Sense Amp라는 소자에서 증폭시켜 읽게 됩니다.
전류는 Bit Line에서 방전되어 Pass Gate(PG)를 지나고 Pull Down(PD)을 지나 빠져나가게 됩니다. 이때 Bit Line에서 유입되는 전류로 인해 "0"으로 Wirte된 Node의 전위가 소폭 증가했다가 PD를 통해 빠져나가면서 감소하게됩니다. 결론적으로 NMOS인 PG, PD의 전류의 세기가 크다면(=Vt가 작다) Read 속도가 빠릅니다.
하지만 PG에서 유입된 전류가 PD로 잘 빠져나가지 못한다면 "0"의 전위가 증가하여 연결된 반대편 Inverter의 PD가 열리게 되어 전류가 빠져나가게 됩니다. 그러면서 "1"의 전위가 "0"으로 Data가 Filp되는 상황이 발생됩니다. 이를 Read Fail이라고 부르며 "Read Static Noise Margin이 작다"라고 얘기합니다. 이러한 Stabiliy 관련 항목은 아래와 같습니다.
① PG 대비 PD의 Current가 높아야 "0"이 저장되어 있는 Inverter에서 전위가 잘 유지됩니다 (→ Beta Ratio).
② PU 대비 PD의 Current가 높다면 "1"이 저장되어 있는 Inverter에서 전위가 잘 빠져나가게 됩니다 (→ Alpha Ratio).
위에 둘은 각 Inverter의 Stablity에 관련된 항목입니다. SRAM의 RSNM은 소자 간 Trade-Off 관계를 가지고 있기 때문에 결론적으로 PDK를 기반으로 최적화를 통해 설계하는 것이 중요합니다. 참고로 반도체 제조공정 상 PG와 PD는 동일한 공정으로 진행되기 때문에 Process Variation이 없다면 일반적으로는 동일한 Vt를 가지게 됩니다.
BTI 발생 시, 위의 그림에서 "0"이 저장된 Inverter의 경우 PBTI를 받고 있으며, "1"이 저장된 Inverter의 경우 NBTI를 받고 있습니다. 위의 Case들을 기반으로 BTI 영향성을 해석해보면 PBTI로 인해 PD의 Vt가 증가하여 Read Delay가 발생하며 RSNM이 감소합니다. NBTI로 인해서는 RSNM이 감소합니다.
2. Write Operation
Write 동작 시 Wordline에 Vdd 걸리고 Bitline은 Write할 데이터가 들어가 있습니다. Write Margin이 좋으려면 아래를 만족해야합니다. 다만 ①의 경우 위의 Read SNM에서 Beta Ratio와 반대되는 개념이라 Gamma Ratio를 높이는 것이 중요합니다.
① PD 대비 PG의 Current가 높아야 "0"이 저장되어 있는 Inverter에서 "1"로 Write가 잘된다.
② PU 대비 PG의 Current가 높다면 "1"이 저장되어 있는 Inverter에서 "0"으로 Write 잘된다 (→ Gamma Ratio).
Gamma Ratio가 높을수록(=PU Vt 높음, PG Vt 낮음) "1"의 전위가 빠르게 감소하고 반대편 Inverter에 Positive Feedback을 주게되어 Data가 쓰이게 됩니다. BTI 발생 시, NBTI로 인해 PU의 Vt가 증가하고 Write Margin이 증가합니다.
3. Vmin(최소 동작 전압)
결론적으로 BTI로 인해 Read Delay 증가, RSNM이 감소하기 때문에 Vdd 증가를 통해 Delay를 보상해주어야 합니다. Vdd가 증가하면 모든 전류의 세기가 증가하므로 Read Delay를 개선할 수 있습니다. 하지만 그만큼 전력소모가 커지기 때문에 저전력을 요구하는 최근 Trend에 맞지 않습니다. 따라서 H2, D2 Anneal과 같은 공정 적용으로 BTI 개선을 통해 이를 예방하여야합니다.
결론 및 의견
해당 논문은 SRAM 동작 원리에 기반하여 BTI에 의한 SRAM 성능 변화에 대해 기술하고 있습니다. SRAM 소자는 Inverter 2개가 연속적으로 Feedback하며 전위를 유지하는 메모리로, 소자간 Vt 및 Current의 최적화가 중요합니다. 따라서 SNM과 Vmin의 그래프를 그리면 포물선 형태가 만들어 집니다. Device Corner를 고려하였을 때 FS → SF로 가면 PU가 Fast해지면서 RSNM에서는 개선을 가져올 수 있지만 Write Margin은 감소합니다.
Vmin을 개선하기 위해서는 Vt를 감소시켜 모든 소자를 Fast하게 만들 수도 있지만 Off Current 증가의 단점이 있습니다. 따라서 ① Vt Mismatch를 개선하여 Cell 내 산포를 개선하거나 ② Vt는 유지한 상태에서 성능을 개선시킨다면 Vmin을 개선할 수 있습니다.
* 논문의 리뷰는 저의 주관적인 해석과 오역이 있을 수 있습니다. 댓글을 통해 피드백 남겨주시면 감사하겠습니다.