[논문 Review] Vt variation(mismatch)에 따른 Parametric 불량
Vt variation과 Vt mismatch에 따른 Parametric 불량에 대해 정리해보겠습니다. 참고한 논문은 아래와 같습니다.
Design and Analysis of a Self-Repairing SRAM
모든 소자의 종류(SVT, LVT, uLVT) 마다 Vt는 정해져 있습니다. 하지만 다양한 공정을 진행하면서 공정 산포로 인해 Vt 산포가 발생하게 됩니다. 그 중 Vt가 중요한 소자는 Flip-Flop 구조를 사용하는 SRAM 또는 Sense amplifier 등이 있습니다. 논문에서는 SRAM의 불량 위주로 설명하였고, 마지막에 제 경험을 기반으로 Sense amplifier에서 불량 사례를 설명하겠습니다. 해당 내용과 비슷한 포스팅을 한 적이 있습니다. 이번 내용과 같이 참고해서 보시면 좋을 것 같습니다.
https://tomisemiconductor.tistory.com/6
[논문 Review] PBTI/NBTI에 따른 SRAM Vmin(최소 동작 전압) 변화
이번 포스팅에서는 PBTI/NBTI에 따른 SRAM Vmin(최소 동작 전압) 변화에 대한 논문에 대해 Review 하겠습니다.Impacts of NBTI/PBTI on SRAM Vmin and Design Techniques for SRAM Vmin Improvement 해당 문헌에서는 SRAM의 PBTI/NB
tomisemiconductor.tistory.com
1. Vt Variation 종류
Vt 산포(Variation)은 크게 Global Variation과 Local Variation으로 나눌 수 있습니다. Global Variation은 Wafer 내 위치나 Die 간 산포를 의미 합니다. Local Variation은 같은 Die 내에서 바로 옆 소자 간 발생하는 산포를 의미합니다. 이러한 산포는 결국 소자가 Read나 Write하는 동작에 영향을 주고 parametric 불량으로 이어집니다.
2. Vt variation에 의한 불량 매커니즘
Vt Global variation에 의해 특정 Die에서 NMOS Vt가 증가했다라고 가정해보겠습니다. Write 동작 시 NMOS가 1을 0으로 Discharge 되어야 때문에 NMOS Vt는 매우 중요합니다. 빠르게 1을 0으로 바꿔주기 위해서 NMOS Vt는 낮을수록 유리하며 Vt가 높을수록 Write 불량이 발생할 수 있습니다.
아래 그림에서 Global variation만 가정하였을 때 Write 동작에 문제가 없지만 Local Variation을 고려 시 Write 불량이 발생하는 것을 알 수 있습니다. 따라서 Vt 산포를 개선하는 것은 매우 중요합니다.
3. Vt variation에 의한 불량 Case Study
더 다양한 Vt variation에 의한 불량 사례를 알아보겠습니다. Case 1과 2는 Global Variation에 의한 불량이며, Case 3은 Local Variation에 의한 불량입니다.
- Case 1 : Global variation에 의해 N, PMOS Vt가 모두 증가하였을 때, Read와 Write 시 속도가 느려 불량 발생
- Case 2 : Global variation에 의해 NMOS Vt 증가, PMOS Vt 감소하였을 때, Write 안정성이 감소하여 불량 발생
- Case 3 : Local Variation(Vt mismatch)에 의해 같은 NMOS에서도 Vt가 차이가 날 때, 좌측 Latch에서 Read 동작 시 Data가 0에서 1로 Flip되는 불량 발생
특히 이러한 불량은 공급전압이 낮은 상황에서 더 유발됩니다. 그 이유는 Vt 산포에 의한 마진 불량이 공급전압을 낮춤으로 더 가속화되기 때문입니다.
결론 및 의견
SRAM과 비슷하게 소자의 Vt 산포가 중요한 회로 중 Sense Amplifier Flip Flop (SAFF)가 있습니다. D Input에 0을 넣었을 때 /D input에는 1이 들어가게 되고 NMOS가 On되어 /R node의 데이터가 1에서 0으로 바뀌게 됩니다. 이 동작을 안정적으로 만들어주기 위해 CLK보다 일정 시간 느린 DCLK이 들어가게 됩니다.
만약 Local variation에 의해 Vt가 MN5 < MN6인 상황이라면 /S node의 데이터가 1에서 0으로 바뀌게 되고 /R node는 1로 유지됩니다(Stuck). 따라서 Vt mismatch는 Low Vdd에서 회로의 동작 및 Speed 특성에 영향을 주게 됩니다.
개인적으로는 Global Variation보다 Local Variation 개선이 어렵다고 생각됩니다. Global Variation은 공정 산포 개선으로 일정 부분 개선될 수 있습니다. 예를 들어 Edge 영역 Etch 개선, Workfunction Metal 두께 산포 개선 등이 있습니다. 또한 불량도 Wafer 내 특정 부분에서 발생하거나 특정 랏에서 발생하여 분석하기 쉽습니다. 하지만 Local Variation은 주로 랜럼하게 발생하기 때문에 분석 및 공정적으로 제어하기 어렵습니다.
Changing your IC Layout Methodology to Manage Layout Dependent Effects (LDE) - Semiwiki
Smaller IC nodes bring new challenges to the art of IC layout for AMS designs, like Layout Dependent Effects (LDE). If your custom IC design flow looks like the diagram below then you're in for many time-consuming iterations because where you place each tr
semiwiki.com
또한 최근 소자가 작아지면서 Local Variation 영향이 키지고 있습니다. 그 원인 중 한가지는 소자가 작아지면서 Layout 영향성(LDE)가 커진 것이라고 생각합니다. 아래 그림을 예시로 들면 Ion implant 공정 진행 시 Layout에 의해 Dopant Profile이 차이나게 되고 Local Variation을 유발하게 됩니다. 또한 이전에 포스팅한 Gate Cut 공정도 Local Variation을 유발할 수 있습니다. 자세한 내용은 링크를 확인해주세요.
