[논문 Review] PDN 개선을 위한 On-Chip Decoupling Capacitor
금일은 Power Distribution Netword(PDN) 개선을 위한 On-Chip Decouping Capacitor에 대해 얘기해보겠습니다. 이 글을 작성하기 위해서 아래 논문을 참고하였습니다.
전력 무결성을 위한 온 칩 디커플링 커패시터
반도체 Chip은 다양한 Power가 공급됩니다. 이러한 Power는 Metal Line을 따라 Cell에 공급됩니다. 이 때 Metal Line이 너무 길거나 저항이 높은 Metal Line을 사용하면 IR Drop이 발생하게 됩니다. 즉, Power는 Cell이 동작하기 충분한 전압이 인가되었지만 IR Drop으로 인해 Cell이 느끼는 전압은 실제보다 작게 됩니다. 최근 선단노드로 갈수록 Metal Line이 작아지고 저항은 커지면서 IR Drop은 심화되고 설계 단계부터 이를 고려하여 설계해야합니다.
본 논문에서는 IR Drop을 막기 위한 Decoupling Cap에 대해서 정리하였습니다. 그 중에서도 On-Chip Decoupling Cap에 대해서 심도 있게 정리해보았습니다.
1. Decoupling Capacitor 중요성
최근 트랜지스터 밀도가 높아지면서 Switching 시 높은 전류가 발생합니다. 이전 포스팅에서 [CMOS 소비 전력 구분 및 특징]에서 다루었듯이 Switching 시 Signal을 전달하는 Dynamic Current와 N, PMOS가 동시에 열리면서 발생하는 Short Current가 발생합니다. 높은 전류가 발생하기 때문에 옴의 법칙에 의해 IR Drop이 발생합니다.
IR Drop이 발생하지 않고 좋은 전력 전달을 위해서는 높은 정전용량이 필요하고 Decouping Capacitor는 중요한 요소 입니다. Capacitor는 전압 변화를 억제하는 임피던스로 교류회로에서 작용합니다. 따라서 IR Drop으로 인해 갑자기 전압이 떨어지는 것을 방지할 수 있습니다.
2. Decoupling Capacitor 종류
Decouping Capacitor에는 다양한 종류가 있습니다. Board부터 Package, On-Chip Level까지 다양하게 Decoupling Capacitor는 적용될 수 있습니다. 하지만 Board, Package Decap은 경로가 길고 인덕턴스(L)가 커지게 됩니다. 인덕턴스는 전류 변화를 억제하는 임피던스로 교류회로에서 작용합니다. 따라서 전류가 필요한 CMOS에 전류 공급이 늦어지고 응답 시간을 느리게 만듭니다.
또한 회로 내 인덕턴스와 Cap 성분이 합쳐지면서 공진이 발생할 수 있습니다. 공진이 발생하게 되면 과전압/과전류가 발생하게 될 수 있습니다. 이를 방지하기 위해 Damping resistor를 회로 내 만들어줘야 합니다. 이러한 문제들이 발생하기 때문에 On-Chip Decap은 필수적입니다.
3. On-Chip Decoupling Cap 종류
1) MOSCAP
On-Chip Decoupling Cap에는 다양한 종류가 있습니다. 일반적으로 MOS Decap을 주로 많이 사용합니다. MOSCAP은 MOSFET을 기반으로 Source/Drain을 Body와 같은 전압으로 묶어서 사용합니다. 따라서 MOSFET을 기반으로 하기 때문에 추가적인 공정이 필요 없다는 장점이 있습니다. 하지만 몇가지 단점도 존재합니다.
① MOSCAP은 MOSFET을 기반으로 Source/Drain을 Body와 같은 전압으로 묶어서 사용합니다. 즉, Metal Line 저항 등 당양한 저항성분으로 인해 Quality factor가 작고 Leakage Current가 높습니다. Quality factor가 높다는 것은 손실이 적다는 뜻입니다. 즉, 저항 성분이 존재하면 Quality factor가 감소하게 됩니다.
② MOSCAP의 전압조건에 따라서 Capacitance가 계속 변화합니다. 따라서 Linearity가 높습니다.
2) MIM Capacitor
MOSCAP의 단점을 개선하기 위해 MIM Capacitor를 적용할 수 있습니다. MIM은 Metal Layer 사이에 Metal - Insulator - Metal의 Capacitor를 형성합니다. Linearity, Quality factor 등 많은 면에서 MOSCAP 대비 우수한 특성을 보입니다.
하지만 많은 면적을 차지하게 되고 MIM 소자를 형성하기 위한 추가적인 Mask가 필요한 단점이 있습니다. 따라서 면적을 줄이기 위해 Capacitace Density가 높은 MIM을 만들기 위해 Foundry 사들은 노력하고 있습니다. 논문에서는 Intel을 예시로 14nm에서 22nm 공정 대비 2배 높은 Capacitace 향상을 보였다고 언급하였습니다.
결론 및 의견
기생 Capacitor는 RC Delay를 유발하지만 On-chip Decap과 같이 Chip이나 소자의 동작에 필수적인 Cap도 존재합니다. 이를 위해 MOSCAP, MIM Cap과 같은 다양한 Cap을 사용하고 있습니다. 여기서는 논문에서 언급되지 않은 MOM Cap에 대해서 간략히 소개하겠습니다.
MOM Cap은 Metal-Oxide-Metal의 약자로 Power나 Signal을 공급하기 위한 Metal Line을 Cap으로 활용하는 것입니다. 가장 큰 장점은 추가적인 Mask나 공정이 필요가 없습니다. 또한 Metal 1부터 최근에는 Metal 20까지 많은 Metal이 사용되고 있는데 설계의 필요에 따라 대부분의 Layer를 Cap으로 사용할 수 있어 자유도가 높습니다.
