[논문 Review] Gate Cut Last 공정 및 Gate extension scaling 효과

Tomi 형 2025. 2. 16. 12:44

이번 포스팅은 Gate Cut Last 라는 공정과 Gage extension이 주는 효과에 대해 얘기하겠습니다. 제가 참고한 논문은 아래와 같습니다.

Gate-Cut-Last in RMG to Enable Gate Extension Scaling and Parasitic Capacitance Reduction

논문 Review에 앞서 Gate Cut과 Gate 공정의 변화에 대해 설명하겠습니다.

1. Gate Cut

먼저 Gate Cut이란 무엇인지, 왜 필요한지 설명하겠습니다. CMOS는 N, PMOS의 조합으로 이루어져있습니다. 이때 N, PMOS가 같은 Node, 즉 전위를 공유한다면 연결되어 있어야합니다. 하지만 서로 연결되지 않아야 한다면 전기적으로 끊겨있어야 하며 Gate Cut을 진행해주어야 합니다.

SRAM을 예를 들어 보면, 회로가 복잡하지만 색칠한 왼쪽영역만 보았을 때 N1, P1은 같은 Node로 연결되어야하기 때문에 Gate Cut이 필요없습니다. 하지만 Nx1은 Word Line을 통해 Signal을 받기 때문에 Gate Cut이 필요합니다. 쉽게 말하면 연결되지 않아야할 Gate를 끊어주는 것이 Gate Cut 공정입니다. 아래 Layout을 보면 Nx1과 P2 사이에 Gate가 끊겨있는 것을 볼 수 있고 P2와 N2는 게이트가 연결되어 같은 Node를 공유하는 것을 볼 수 있습니다

2. Gate First vs. Gate Last

Gate 공정은 세대에 따라 빠르게 변화하고 있습니다. 가장 큰 변경점으로는 Gate First에서 Gate Last 공정으로 변화한 부분입니다. Gate First 공정의 경우 Metal Gate를 먼저 만들고 Source/Drain 공정이 진행되었습니다. 이때 Source/Drain 공정에서 높은 열이 가해지기 때문에 Gate의 물질이나 Diffusion에 의한 성능 변화가 발생하였습니다.

이를 방지하기 위해 Gate Last 공정이 등장하였습니다. Gate Last 공정은 Poly Si으로 구성된 Dummy Gate를 만들고 Source/Drain 공정을 진행한 후 Metal Gate를 형성하였습니다. 따라서 Metal Gate가 열을 적게 받게 되는 이점이 있습니다. 그러면서 앞서 얘기한 것 처럼 공정 Process가 크게 바뀌었습니다. Source/Drain 전에 Dummy Gate를 형성한다는 점 입니다. 해당 부분을 기억하고 논문 Review를 보시면 좋을 것 같습니다.

1. Gate Cut 공정에 따른 TEM Image 차이

Gate Last 공정에서 Gate Cut 공정을 할 수 있는 구간은 2군데 입니다. Process Flow를 보면 해당 논문에서는 ① Dummy Gate를 형성하고 제거하기 직전에 Gate Cut을 진행한 사례와 ② Metal Gate를 만들고 Gate Cut을 진행한 사례로 나누어서 설명하였습니다.

Gate Cut을 진행하는 Step에 따라서 TEM Image가 차이가 납니다. 가장 큰 차이는 Gate Cut의 측벽에 High-k 물질의 유무입니다. High-k는 Metal Gate를 형성하는 공정에서 Depo되기 때문에 Gate Cut을 그 전에 하였다면 Gate Cut 측벽에 High-k가 Depo되게 됩니다. 하지만 Metal Gate를 형성 후 Gate Cut이 진행된다면 Gate Cut 측벽에 High-k가 없습니다.

2. Gate Extension에 따른 소자 성능 차이

Gate Cut을 언제 하는가에 의한 소자 성능차이는 없습니다. 다만 Gate Cut을 언제하냐에 따라 Gate Extension에 영향을 줄 수 있고 해당 부분이 소자의 성능 차이를 발생시킵니다. 위에 그림에서 (A)라고 되어 있는 부분이 Gate Extension 입니다. Gate Cut을 Metal Gate 형성 후에 하면 Gate Extension을 줄일 수 있습니다. 해당 이유에 대해서는 뒤에서 설명하도록 하겠습니다.

Gate Extension이 길수록 소자 성능은 열화됩니다. 가장 크게 변화하는 것은 ① AC 특성 ② Leakage 입니다. 문헌에서는 Gate Extension이 길어질수록 Gate와 S/D의 Parasitic Cap이 증가하고 Tip to Tip Leakage가 증가다고 적혀있습니다. 쉽게 말하면 소자 동작에 의미 없는 Gate Extension이 Parasitic Cap과 Leakage를 유발할 수 있습니다. 따라서 최근 선단 공정은 Gate Extension을 줄이는 방향으로 발전해나가고 있습니다. 아래 실험 결과는 Gate Extension에 따른 Delay와 Leakage 입니다.

그림 5. Gate Extension에 따른 Delay / Leakage

앞서도 얘기했듯이 소자 동작에 의미 없는 Gate Extension이기 때문에 Ieff / Ioff / DIBL / SS 등 DC 특성 달라지지 않습니다. 하지만 한가지 달라지는게 있습니다. 바로 문턱전압, Vt 입니다. Gate Extension이 감소할수록 소자의 Vt가 증가하는 경향이 있습니다. 해당 원인으로 문헌에서는 "Oxygen Ingress" 라고 말하고 있습니다.

Oxygen Ingress는 Metal Gate로 High-k의 Oxygen이 이동하는 현상을 말합니다. 왜냐하면 Al과 같은 일부 Metal은 Metal Oxide가 자발적으로 되려고 하는 성질이 있습니다. 따라서 High-k의 Oxygen이 Metal로 이동하면서 Vacancy가 생기게 되고 Interface Charge가 증가하면서 Vt가 증가하게 됩니다.

Gate Cut 공정에 따라 가장 큰 차이는 앞서 Gate Cut의 측벽에 High-k 물질의 유무라고 언급하였습니다. Gate Cut을 Metal Gate 후에 하게 되면 측벽에 High-k가 없기 때문에 Metal에 Oxide를 공급할 수 있는 High-k가 감소하게 되고 High-k 내 Defect Density, Interface Charge가 증가하게 됩니다. 따라서 소자의 Vt가 증가하게 됩니다.

3. Gate Cut Last (RMG)로 갈 수 밖에 없는 이유

앞서 얘기했듯이 Gate Extension을 줄일수록 소자 성능은 개선됩니다. 하지만 ① Dummy Gate를 형성하고 제거하기 직전에 Gate Cut을 진행하면 Gate Extension을 줄일 수 없어 ② Metal Gate를 만들고 Gate Cut을 진행하는 공정이 선단 노드에서 적용되고 있습니다.

① Dummy Gate를 형성하고 제거하기 직전에 Gate Cut을 진행하면 Gate Extension을 줄이면 발생하는 가장 대표적인 Defect은 Poly Residual 입니다. Gate Last 공정은 Dummy Gate → S/D → Dummy Gate Removal(RPG) → Metal Gate (RMG) 순으로 진행되는데 Dummy Gate Removal 공정에서 Gate Extension 영역이 제거 되지 않는 불량이 발생하게 됩니다. 그 이유로는 Gate Extension이 좁아지면서 Dummy Gate인 Poly Si를 제거할 마진이 부족해지기 때문입니다.

따라서 해당 이유로 Metal Gate가 끝나고 Gate Cut을 하는 Gate Cut in RMG 공정이 등장하였고 수율에서 개선을 보였다라고 해당 논문은 얘기하고 있습니다.

결론 및 의견

위에 문헌을 요약하면 결론적으로 " Gate Extension을 줄이기 위해 Gate Cut을 RMG 공정 이후에 진행하여야 한다 " 입니다. 이번 문헌에서는 다루지 않았지만 "애초에 패터닝 하는 Photo 공정에서 Gate를 끊어서 패터닝을하면 안되는가?" 라는 질문을 할수도 있을 것 같습니다. 현재 반도체는 너무 미세화되었고 EUV의 Resolution 이상의 패터닝이 필요합니다. 그러기 위해서 EUV Double Patterning (LELE) 혹은 EUV SADP (Self-Aligned-Double Patterning)을 적용하는 이유입니다. Gate Cut도 단순히 패터닝으로 할 수 있는 수준을 넘었기 때문에 Gate Cut을 따로 하는 공정이 필수적입니다.

그림 9. SADP (Self-Aligned Double Patterning)

수율 관련해서 해당 논문에서는 Metal Gate 형성 후 Gate Cut을 하는 것이 15% 수율 증가 효과를 보았다고 기술되어 있습니다. 하지만 Metal Gate는 TiAlC, TiN, TaN, W 등 다양한 물질로 이루어져있기 때문에 동일한 Etch Rate을 가지기 어렵고 Poly Si 만큼 선택비가 높지 않아서 공정 자체로는 더 난이도가 높을 것으로 예상됩니다. 따라서 해당 공정을 최적화 하는 것이 선단 기술에서는 핵심이 될 것으로 판단됩니다.