[논문 Review] 3nm 이하 CMOS 공정 기술
첫 포스팅으로 TSMC에서 발표한 3nm CMOS 최신 공정 관련한 논문을 Review 하겠습니다.
Critical Process Features Enabling Aggressive Contactd Gate Pitch Scaling for 3nm CMOS Technology and Beyond
본 논문에서는 3nm CMOS 공정 개발로 크게 3가지를 주요하게 나열하고 있습니다.
① Fin width and Profile: DIBL 개선 위한 Fin 두께 최적화
② Self-aligned contact (SAC) 및 Gate Recess 공정: Contact 저항 및 공정 산포 개선
③ Low-k Spacer: Low-k 물질 도입하여 기생 Cap 감소
1. Fin Width and Profile
반도체가 미세화 되면서 Short Channel Effect 중 하나인 DIBL이 심화되고 있습니다.
5nm 이하 초미세공정에서는 DIBL을 개선하기 위해 Fin의 Bottom CD를 줄이고 있습니다. 즉, Fin을 더 Vertical하게 만들고자 합니다.
하지만 Fin이 Vertical해지면서 Line edge roughness(LER)이 열화되고 수율 감소로 이어지고 있습니다.
따라서 적절한 수준의 Fin Bottom CD로 설정하여 DIBL, 수율을 모두 최적화해야합니다.
이를 개선하기 위해 Gate-all-around(GAA) 공정을 도입할 수 있습니다. 다만 공정 난이도가 높아 Patterning Residue 및 Vt 산포 열화, Gate 저항 열화 등에 문제가 있을 수 있습니다.
2. Self-aligned contact (SAC) 및 Gate Recess 공정
Contact은 Middle of Line(MOL)으로 불리며 Metal Line과 Gate, Source/Drain을 이어주는 역할을 하고 있습니다.
하지만 반도체가 미세화되면서 Gate와 Gate 사이 거리(CPP)가 짧아지게 되고 Contact과 Gate가 Short이 나고 Leakage가 증가하게 됩니다.
이를 개선하기 위해 Self-aligned contact(SAC) 공정 도입이 필요합니다.
SAC 공정은 Gate 위에 단단한 Hardmask를 쌓고 Contact을 형성하는 공정으로 표면적인 장점으로는 Contact Align 등 공정 산포가 발생해도 Contact이 안정적으로 형성된다는 점입니다.
Contact에서 가장 중요한 인자는 ① 저항 ② Leakge 입니다.
저항 감소를 위해 소재도 중요하지만 제일 중요한 건 Contact CD 입니다. Contact CD가 크면 클수록 저항은 개선되지만 Leakage가 열화됩니다.
즉, 저항과 Leakage는 Trade-Off 관계에 있기 때문에 기존 방식으로는 두가지 인자를 모두 개선하기는 어렵습니다.
SAC 공정 적용 시 Leakage, 저항에서 모두 개선을 가져올 수 있습니다.
SAC 공정은 명확한 장점이 있지만 단점도 명확합니다. SAC Hardmask는 후속 공정이 진행되어도 계속 남아있게 됩니다.이로 인해 Gate와 Contact간의 기생 Capacitance으로 작용하게 되고 AC 특성이 열화됩니다.
Hardmask의 소재 및 공정 과정에 따라 Ceff가 개선될 수 있지만 Etch 내성이 달라지기 때문에 최적화를 시켜야합니다.
SAC 공정에 핵심인 Gate 위에 Hardmask를 형성하기 위해서는 Gate 상부를 Etch하는 Gate Recess 공정이 필수적입니다. Gate Recess 공정을 통해 Hardmask를 채울 수 있는 공간을 만들어야합니다. 다만 Etch가 조절되지 않는다면 아래 두가지 상황이 만들어질 수 있습니다.
① Under-recess 시 Gate과 Contact Short Leakage 증가
② Excessive-recess 시 Gate가 너무 낮아져서 Gate Resistance 증가
또한 Gate가 Excessive-recess되면 Vt에 영향을 주게 됩니다. 레거시 제품들은 Si Doping 농도를 통해 Vt를 조절하지만 14나노 이하 제품들은 Work Function Metal(WFM) 두께 및 조성을 통해 Vt를 조절합니다 (ex. TiAlC).
즉 Gate를 통해 Vt를 조절하기 때문에 Gate Recess 공정이 Vt에 영향을 주게 됩니다.
Vt에 영향을 주는 이유는 WFM 두께 및 조성 변화 때문입니다. Gate Recess를 통해 WFM 두께 및 조성이 변화하게 되고 Vt Shift 및 산포 열화될 수 있습니다.
추가적으로 PMOS 대비 NMOS가 일반적으로 두꺼운 WFM을 사용하기 때문에 Gate Recess에 의한 Vt Shift 및 산포 열화 정도가 큽니다.
3. Low-k Spacer
반도체가 미세화되면서 CPP가 감소되고 Gate와 Contact 사이에 Spacer 또한 감소하고 있습니다.
Spacer는 Gate를 보호하는 역할이지만 기생 Capacitance으로 작용하는 요소 입니다. 따라서 Spacer 두께가 작아지면서 기생 Capacitance가 증가하게 되고 AC 특성이 열화됩니다.
실제로 성능을 중요하게 생각하는 소자에서는 CPP를 증가시켜 면적에서는 손해를 감수하더라도 기생 Capacitance을 줄이고 있습니다.
하지만 면적이 중요한 소자의 경우 Spacer 두께를 줄이면서 Low-k를 적용하여 개선해야합니다. 실제로 Low-k Spacer를 적용하였을 때, Ceff가 감소하는 것을 확인할 수 있습니다. 다만 수율도 같이 감소하기 때문에 적절한 수준에서 최적화가 필요합니다.
* 논문의 리뷰는 저의 주관적인 해석과 오역이 있을 수 있습니다. 댓글을 통해 피드백 남겨주시면 감사하겠습니다.