[논문 Review] 아날로그 회로에서의 Deep N Well

이번 포스팅은 아날로그 회로에서 Deep N Well이라는 공정을 적용하면서의 이점, 공정 소개를 하도록 하겠습니다. 참고한 자료는 아래와 같습니다.

Using Deep N Wells in Analog Design

 

1. Analog 회로에서 Noise 영향

아래와 같이 기본적인 CMOS의 Schematic 입니다. P Type Si 기판 위에 NMOS가 만들어지고 N Well 위에 PMOS가 만들어지게 됩니다. 이 때 PN Junction에 대부분 Reverse Bias가 가해지지만 작은 Leakage가 Noise를 발생시키게 됩니다.이러한 Noise는 Digital 회로에서는 큰 문제가 되지 않지만 Analog 회로에서는 Noise 마진이 적어 문제가 될 수 있습니다.

그림 1. CMOS Schematic

 

Noise를 개선하기 위해 Guard Ring을 적용하는 방법이나 독립적인 Well을 구현하여 전압을 공급받을 수 있지만 Guard Ring은 Surface의 Noise만 개선할 수 있고 NMOS의 경우 Well을 쓰지 않기 때문에 Isolation이 어렵습니다.

그림 2. N+ Guard Ring / Dummy Gate Guard Ring

 

2. Deep N Well

이를 개선하기 위해 Deep N Well 이라는 공정을 구현하게 됩니다. NMOS 영역에 높은 Energy의 Ion Implantation을 통해 Deep N Well을 형성하고 주변으로 N Well을 형성하여 VDD를 연결합니다.

이렇게 VDD를 연결함으로 Reverse Bias를 구현하여 Noise를 감소시킬 수 있으며 Guard Ring에서는 불가하였던 Substrate에서 전달되는 Noise또한 개선할 수 있습니다.

그림 3. Deep N Well

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결론 및 의견

Deep N Well을 Noise 개선하여 Analog Circuit에서 적용되는 공정입니다. 하지만 Noise 개선 뿐만 아니라 Body Effect 적용하기 위해 사용되기도 합니다.

NMOS의 경우 따로 Well을 형성하지 않기 때문에 독립적인 Bias를 가하기 위해서는 Deep N Well이 필수적입니다. Body에 Bias를 (-) 를 가하면 Vt는 높아지게 됩니다. 따라서 Leakage 개선을 위해 해당 설계 방법을 사용하기도 합니다.

최근에는 Body에 (+) 를 가하여 Vt를 감소시켜 소자의 Current를 증가시키기도 합니다. 하지만 해당 방법은 Junction Leakage가 증가하여 전력 관점에서는 열화되게 됩니다.

그림 4. Deep N Well 적용을 통한 NMOS Body Effect

 

MOSFET에서 FinFET, MBCFET으로 소자가 변하면서 Body 영향성이 줄어 해당 설계 방법은 MOSFET 소자에서 보통 사용하고 있습니다.